本科生期末试卷十一答案
一. 选择题
1.A 2.B 3.B 4.A 5.A
6.C 7.C 8.C 、D 9.A 10.B
二.填空题
1.A .符号位S B .真值e C . 偏移值
2.A .内容 B .行地址表 C .段表、页表和快表
3.A .操作特性与功能 B .操作数的地址 C .二地址、单地址、零地址
4.A .存储器 B . 指令周期 C .一致
5.A .ISA B .EISA C .PCI
6.A .刷新 B .显示 C .ROM BIOS
7.A .页式 B .段式 C .段页式
8.A .指令周期 B .机器周期 C .时钟周期
三.解:图中所给的ALU 只能进行算术运算,S 0、S 1用于控制B 数送(B 1-B 4)原码或反码,加法器输入与输出的逻辑关系可写为:F i =Ai+(S 0 B i +Si B i )+Cin i = 1,2,3,4由此,在S 0,S i ,Cin 的各种组合条件下,输入A,B ,Cin 与输出F 的算术关系列于下表:
输入 S 0 S 1 Cin 输出 F
0 0 0 A (传送)
0 0 1 A 加0001
0 1 0 A 加 B
0 1 1 A 减B (A 加B 加0001)
1 0 0 A 加B
1 0 1 A 加B 加0001
1 1 0 A 加1111
1 1 1 A 加1111加0001
四. 解:因为X+Y=2Ex ×(Sx+Sy) (Ex=Ey),所以求X+Y要经过对阶、尾数求和及规格化等步骤。
(1) 对阶:
△J=Ex-E Y =(-10)(+10)(-100)则Sx 右移4位,Ex+(100)2=(10)2=EY 。2-2=2 所以Ex
()SX 右移四位后S X =0.00001001,经过舍入后S X =0001,经过对阶、舍入后,X=2102×
(0.0001)2
(2) 尾数求和: S X +SY
0. 0001(S X )
+ 0. 1011(S Y )
S X +SY =0. 1100
结果为规格化数。所以:
X+Y=2(10)2×(S X +SY )=2(10)2(0.1100)2=(11.00)2 五. 用多体交叉存取方案,即将主存分成8个相互独立、容量相同的模块M 0,M 1,
M 2…,M 7,每个模块32M ×32位。它们各自具备一套地址寄存器、数据缓冲器,各自以等同的方式与CPU 传递信息,其组成如图
图B11. 2
六.解(1)流水线的操作时钟周期 t 按四步操作中最长时间来考虑, 所以t=100ns.
(2)两条指令发生数据相关冲突情况:
ADD R1,R2,R3 ; R2+R3->R1
SUB R4,R1,R5 ; R1-R5->R4
两条指令在流水线中执行情况如下表所示:
ADD 指令在时钟4时将结果写入寄存器堆(R1),但SUB 指令在时钟3时读寄存器堆(R1).本来ADD 指令应先写入R1,SUB 指令后读R1, 结果变成SUB 指令先读R1,ADD 指令后写R1, 因而发生两条指令间数据相关. 如果硬件上不采取措施, 第2条指令SUB 至少应推迟2个操作时钟周期(2×100ns).
(3)如果硬件上加以改进(采取旁路技术), 可推迟1个操作时钟周期(100ns).
七. 解:PCI 总线结构框图如下所示:
图B11. 3
PCI 总线有三种桥,即HOST / PCI桥(简称HOST 桥),PCI / PCI桥,PCI / LAGACY桥。在PCI 总线体系结构中,桥起着重要作用:
(1) 它连接两条总线,使总线间相互通信。
(2) 桥是一个总线转换部件,可以把一条总线的地址空间映射到另一条总线的地址空间
上,从而使系统中任意一个总线主设备都能看到同样的一份地址表。
(3) 利用桥可以实现总线间的卒发式传送。
八、解:
图B11. 4
本科生期末试卷十一答案
一. 选择题
1.A 2.B 3.B 4.A 5.A
6.C 7.C 8.C 、D 9.A 10.B
二.填空题
1.A .符号位S B .真值e C . 偏移值
2.A .内容 B .行地址表 C .段表、页表和快表
3.A .操作特性与功能 B .操作数的地址 C .二地址、单地址、零地址
4.A .存储器 B . 指令周期 C .一致
5.A .ISA B .EISA C .PCI
6.A .刷新 B .显示 C .ROM BIOS
7.A .页式 B .段式 C .段页式
8.A .指令周期 B .机器周期 C .时钟周期
三.解:图中所给的ALU 只能进行算术运算,S 0、S 1用于控制B 数送(B 1-B 4)原码或反码,加法器输入与输出的逻辑关系可写为:F i =Ai+(S 0 B i +Si B i )+Cin i = 1,2,3,4由此,在S 0,S i ,Cin 的各种组合条件下,输入A,B ,Cin 与输出F 的算术关系列于下表:
输入 S 0 S 1 Cin 输出 F
0 0 0 A (传送)
0 0 1 A 加0001
0 1 0 A 加 B
0 1 1 A 减B (A 加B 加0001)
1 0 0 A 加B
1 0 1 A 加B 加0001
1 1 0 A 加1111
1 1 1 A 加1111加0001
四. 解:因为X+Y=2Ex ×(Sx+Sy) (Ex=Ey),所以求X+Y要经过对阶、尾数求和及规格化等步骤。
(1) 对阶:
△J=Ex-E Y =(-10)(+10)(-100)则Sx 右移4位,Ex+(100)2=(10)2=EY 。2-2=2 所以Ex
()SX 右移四位后S X =0.00001001,经过舍入后S X =0001,经过对阶、舍入后,X=2102×
(0.0001)2
(2) 尾数求和: S X +SY
0. 0001(S X )
+ 0. 1011(S Y )
S X +SY =0. 1100
结果为规格化数。所以:
X+Y=2(10)2×(S X +SY )=2(10)2(0.1100)2=(11.00)2 五. 用多体交叉存取方案,即将主存分成8个相互独立、容量相同的模块M 0,M 1,
M 2…,M 7,每个模块32M ×32位。它们各自具备一套地址寄存器、数据缓冲器,各自以等同的方式与CPU 传递信息,其组成如图
图B11. 2
六.解(1)流水线的操作时钟周期 t 按四步操作中最长时间来考虑, 所以t=100ns.
(2)两条指令发生数据相关冲突情况:
ADD R1,R2,R3 ; R2+R3->R1
SUB R4,R1,R5 ; R1-R5->R4
两条指令在流水线中执行情况如下表所示:
ADD 指令在时钟4时将结果写入寄存器堆(R1),但SUB 指令在时钟3时读寄存器堆(R1).本来ADD 指令应先写入R1,SUB 指令后读R1, 结果变成SUB 指令先读R1,ADD 指令后写R1, 因而发生两条指令间数据相关. 如果硬件上不采取措施, 第2条指令SUB 至少应推迟2个操作时钟周期(2×100ns).
(3)如果硬件上加以改进(采取旁路技术), 可推迟1个操作时钟周期(100ns).
七. 解:PCI 总线结构框图如下所示:
图B11. 3
PCI 总线有三种桥,即HOST / PCI桥(简称HOST 桥),PCI / PCI桥,PCI / LAGACY桥。在PCI 总线体系结构中,桥起着重要作用:
(1) 它连接两条总线,使总线间相互通信。
(2) 桥是一个总线转换部件,可以把一条总线的地址空间映射到另一条总线的地址空间
上,从而使系统中任意一个总线主设备都能看到同样的一份地址表。
(3) 利用桥可以实现总线间的卒发式传送。
八、解:
图B11. 4