DDS 基本知识与频率规划的意义
DDS 被定义为是一种由固定频率参考时钟源产生正弦波的数字技术。需要注意的是，参考时钟源的动态性能会直接影响到DDS 的输出频谱。DDS 有如下优点： ⑴ DDS的输出频率是数字可调的，它具有小于1Hz 的频率分辨率。
⑵ 输出正弦波的相位是数字可调的，该特性对于那些需要多个DDS 互相同步的应用非常有用。
DDS 在结构上由三部分构成：⑴ 累加器；⑵ 角度幅度转换器，它将数字相位值转换为数字幅度值；⑶ 数模转换器。ADI 公司所有DDS 的DAC 都是电流输出形式。
DDS 频率规划是指在应用范围内提供最佳动态性能的一种尝试，对于许多应用来说，这就意味着在感兴趣的带宽内提供最大的无杂散动态范围，或者称作SFDR 。为了获得最大的SFDR 值，需要进行一些DDS 频率规划。一个好的频率规划首先是要根据应用所给定的性能标准选择合适的DDS 器件，然后规划并预算出DDS 的主要杂散源。
频率规划的主要内容及其操作
频率规划的内容主要有以下几方面：
1. DDS主要杂散源的判定、内容判定、主要杂散源的框图。
2. DDS参考时钟的重要性。
3. 利用简单的公式或模型预测DDS 所有杂散的频率位置。
4. 相位截断杂散，相位幅度转换杂散和参考时钟杂散的幅度估计。可以非常近似地得到这些杂散的幅度。
5. DAC斜波杂散，用一个简单的模型进行模拟。
6. 数字开关的馈通信号杂散。
以上操作的目的是为了得到最大的SFDR 。
频率规划一般需要确定四种杂散源，它们是参考时钟源，相位截短，角度幅度转换和DAC 非线性。每一种杂散源，它们的频率位置都是可以预测的。
一、参考时钟对DDS 输出的影响
⑴ 参考时钟性能会直接影响到DDS 的输出性能。
⑵ 参考时钟的杂散频率会以相同的固定频率偏移传递到DDS 的输出。
⑶ 参考时钟的噪声会以相同的方式传递到DDS 的输出。
⑷ DDS输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小。可以用下式表达：
dBc=20log(Ref Clk/DDS output)
⑸ 如果使用了内置参考时钟倍频器，参考时钟的所有噪声和杂散都会在PLL 环路带宽内按照下式放大：
dBc=20log(Ref Clk 的倍频数，数值为4~20)。
在知道了参考时钟的这些影响后，便能够很快地确定DDS 输出中的杂散会不会是由参考时钟引起的。
相位截短对DDS 输出的影响：
相位截短的原因是相位累加器在每个参考时钟周期中没有将所有的相位信息送给角度幅度转换器。相位截短对DDS 输出的影响：
⑴ 相位截短会对DDS 输出产生相位调制。
⑵ 丢弃的比特位的内容并不会被相位累加器丢弃。
⑶ DDS输出的频率分辨率由控制字的全字长决定，并不受相位截短的影响。
⑷ 相位截短杂散的频率位置是可以预测的。
⑸ 相位截短杂散的幅度与送入角度幅度转换器的相位字长N 有关，可以表示为dBc=-6.02N
二、相位幅度转换对DDS 输出杂散的影响
这种杂散的幅度在DDS 输出杂散中居第二位。相位幅度转换对DDS 输出杂散的影响：
⑴ 有限的幅度分辨率在DAC 的输入端产生一个幅度误差信号，它调制DDS 输出。
⑵ 相位幅度转换引起的最大杂散的频率位置可以预测。这类预测方法是最新才找到的。
⑶ 最大杂散与基频的谐波有关。这是预测其频率位置的关键因素。
⑷ 最大杂散的幅度通常会比DAC 的量化噪声大约低12dBc 或更多，具体数值取决于相位转换器的结构。
三、DAC 对输出信号杂散频率的影响
DAC 杂散主要是由DAC 的非理想开关特性和直流非线性引起的。它们会将这些杂散频率的能量分配到基波的较低次基波谐波中，这是预测杂散频率位置的关键。DAC 对输出信号杂散频率的影响：
⑴ DAC通常是造成DDS 输出中最大杂散的因素。
⑵ DAC非线性误差和非理想开关特性是造成最大杂散的原因。二者都会产生谐波失真。
⑶ 大部分的谐波失真能量都集中在基频的低次谐波上，主要是二次和三次谐波。
⑷ 随着基频频率的增大，非理想开关特性成为引起谐波失真增大的主要原因。 一般地，得到最大SFDR 的关键是找到参考时钟频率和频率控制之间的最佳比例关系。
四、数字开关馈通杂散
DDS 内部的数字信号的高摆率能够产生瞬时噪声耦合到DAC 的输出，但这种噪声耦合是不能消除的。同样来自外部噪声源的耦合也不能消除。它们都会影响DDS 输出的频谱。但这些噪声通常可以通过改善PCB 的布线来解决。
数字开关馈通杂散的主要影响是：
⑴ 片上的数字时钟或外置时钟都会影响到DDS 的 输出频谱。
⑵ 这些时钟会对参考时钟进行相位调制，对DAC 输出进行幅度调制，从而引起基频周围的混叠分量。
⑶ 好的PCB 布线有一定的改善作用。好的PCB 布线包括使用大面积的接地层和电源层，分开模拟和数字电源，旁路电路尽可能靠近电源引脚。
⑷ 输入参考时钟和DAC 的输出为差分方式，可以降低共模噪声。
表1总结了可预测的影响DDS 的五个杂散源。
表1：可预测DDS 杂散源一览表(略)
问答选编
问： AD6644的采样时钟，用AD9954好，还是用AD9854好，或者还有其他更好的选择？
答： AD9954的性能比AD9854要好，但是对于AD6644这样高速的ADC ，并不建议用DDS ，最好是采用ADI 的 PLL 作为时钟源。
问：用软件方法能否实现DDS （配合DA 或者逆变电 路）？
答：从原理上来说， 采用DAC 和软件查表，加上一些 滤波的办法也可以实现DDS ，但是如果要保证较 好的性能（如相噪等），建议用ADI 集成的DDS 。 问：AD9854在单端参考时钟输入模式下的输入REFCLK 还需要1.6V 左右的直流么?
答：参考时钟单端模式输入下，需要高电平至少为2.3V 。
问：DDS 芯片扫频时的噪声情况与产生单频时的情 况相同吗？工作在FSK 模式呢？
答：扫频时的噪声与产生单频的时的噪声不一样，相 对要差一点。工作在FSK 模式由于是固定的两
个频率输出，所以和产生单频的情况相同。
问：DDS 中DAC 的精度对DDS 的性能影响有多大?
答：DAC 的精度会影响到输出的SNR ，从而影响到DDS 输出的噪声。如果对DDS 的相噪有更高的要求，就要使用更高分辨率的DDS 。
问：怎样减小DDS 的频谱杂散? 怎样提高DDS 的频率？
答：减少杂散的关键是要让这些杂散频率落到需要的带宽之外，预测这些杂散的关键，是要找出这些杂散在没有折叠回第一Nyquist 区之前与基频之间的谐波关系。无论控制字或参考时钟频率如何变化，这些杂散和基频之间的谐波关系都会保持固定 。
问：可不可以在DDS 的存储器中写入数据，使其输出任意波形？
答：DDS 的输出信号频率通常来说，只能低于参考频率的40％。但在ADI 的某些DDS 器件中，参考时钟经过倍频，输出频率可以超过输入信号频率。 但是输出信号只能为 SIN or COS 波形。
问：DDS 的频率是指它的输出时钟的速度吗？一般DDS 可改变多少个点 ？
答：DDS 的频率一般是指输入时钟的频率，在数据手册上可以看到REF Clock 和Output Clock这两个参数。一般DDS 内部都有一个频率寄存器，寄存器的位数决定可以输出的点，为2N 个。
问：贵公司的DDS 是基于FPGA 解决方案的吗？
答：DDS 不是基于FPGA 的解决方案，它并不能进行编程，只能进行内部寄存器的修改。AD9954只具有有限的编程能力。
问：贵公司的DDS 芯片产生正弦波的频率有没有下限，在什么频段最理想? 答：我们输出的下限就是分辨率的最小值，可以根据频率寄存器的位数进行计算。建议输出频率在输入频率的40%以下。
问： 如何产生随机波形？选择什么型号的DDS 芯片？
答： 随机波形包含二部分，其一是频率可调，其二是波形可变。频率可调可以通过DDS 来实现，当然输出的最大频率也是有限制的。波形可变 能通过增加额外的电路来实现，因为DDS 的输出都是正弦信号。 选择什么样的DDS 要根据所需要的频率和相噪来决定。
问：AD9851用于短波调相性能如何？
答：性能很好，完全适合。可以参考ADI 网页上的应用参考文章AN-587。 问：一个10MHz 的方波信号，如果要得到10MHz 的sin 与cos 信号同时输出，如何实现 ？
答： AD9854就可以实现，请参考数据手册。
问：DDS 输出频谱纯度和相位抖动是如何估算的 ？
答： ADI的DDS 产品内部都有一个多位的频率寄存器，例如即使是一个具有32 位累加器的1 GHz的DDS 可以具备0.23Hz 的频率分辨率，1GHz/232。而且内部也都有一个相位寄存器，同样可以 进行相同的计算，来得到频率和相位的估算。 问：DDS 的基准时钟对DDS 的杂散信号影响有多大? 是时钟的毛刺还是谐波? 答：DDS 的基准时钟的性能会很大地影响输出信号的性能。参考时钟的杂散频率会以相同的固定频率偏移传递到DDS 的输出。参考时钟的噪声会以同样的方式传递到DDS 的输出。DDS 输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小，可以用下式表达：dBc = - 20 log(参考时钟频率/DDS输出频率) ， 如果使用了内置参考时钟倍频器，参考
时钟的所有噪声和杂散都会在PLL 环路带宽内按照下式放大：dBc = 20 log(参考时钟的倍频数，4倍~20倍) 。时钟的毛刺和谐波都会有影响。
DDS 基本知识与频率规划的意义
DDS 被定义为是一种由固定频率参考时钟源产生正弦波的数字技术。需要注意的是，参考时钟源的动态性能会直接影响到DDS 的输出频谱。DDS 有如下优点： ⑴ DDS的输出频率是数字可调的，它具有小于1Hz 的频率分辨率。
⑵ 输出正弦波的相位是数字可调的，该特性对于那些需要多个DDS 互相同步的应用非常有用。
DDS 在结构上由三部分构成：⑴ 累加器；⑵ 角度幅度转换器，它将数字相位值转换为数字幅度值；⑶ 数模转换器。ADI 公司所有DDS 的DAC 都是电流输出形式。
DDS 频率规划是指在应用范围内提供最佳动态性能的一种尝试，对于许多应用来说，这就意味着在感兴趣的带宽内提供最大的无杂散动态范围，或者称作SFDR 。为了获得最大的SFDR 值，需要进行一些DDS 频率规划。一个好的频率规划首先是要根据应用所给定的性能标准选择合适的DDS 器件，然后规划并预算出DDS 的主要杂散源。
频率规划的主要内容及其操作
频率规划的内容主要有以下几方面：
1. DDS主要杂散源的判定、内容判定、主要杂散源的框图。
2. DDS参考时钟的重要性。
3. 利用简单的公式或模型预测DDS 所有杂散的频率位置。
4. 相位截断杂散，相位幅度转换杂散和参考时钟杂散的幅度估计。可以非常近似地得到这些杂散的幅度。
5. DAC斜波杂散，用一个简单的模型进行模拟。
6. 数字开关的馈通信号杂散。
以上操作的目的是为了得到最大的SFDR 。
频率规划一般需要确定四种杂散源，它们是参考时钟源，相位截短，角度幅度转换和DAC 非线性。每一种杂散源，它们的频率位置都是可以预测的。
一、参考时钟对DDS 输出的影响
⑴ 参考时钟性能会直接影响到DDS 的输出性能。
⑵ 参考时钟的杂散频率会以相同的固定频率偏移传递到DDS 的输出。
⑶ 参考时钟的噪声会以相同的方式传递到DDS 的输出。
⑷ DDS输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小。可以用下式表达：
dBc=20log(Ref Clk/DDS output)
⑸ 如果使用了内置参考时钟倍频器，参考时钟的所有噪声和杂散都会在PLL 环路带宽内按照下式放大：
dBc=20log(Ref Clk 的倍频数，数值为4~20)。
在知道了参考时钟的这些影响后，便能够很快地确定DDS 输出中的杂散会不会是由参考时钟引起的。
相位截短对DDS 输出的影响：
相位截短的原因是相位累加器在每个参考时钟周期中没有将所有的相位信息送给角度幅度转换器。相位截短对DDS 输出的影响：
⑴ 相位截短会对DDS 输出产生相位调制。
⑵ 丢弃的比特位的内容并不会被相位累加器丢弃。
⑶ DDS输出的频率分辨率由控制字的全字长决定，并不受相位截短的影响。
⑷ 相位截短杂散的频率位置是可以预测的。
⑸ 相位截短杂散的幅度与送入角度幅度转换器的相位字长N 有关，可以表示为dBc=-6.02N
二、相位幅度转换对DDS 输出杂散的影响
这种杂散的幅度在DDS 输出杂散中居第二位。相位幅度转换对DDS 输出杂散的影响：
⑴ 有限的幅度分辨率在DAC 的输入端产生一个幅度误差信号，它调制DDS 输出。
⑵ 相位幅度转换引起的最大杂散的频率位置可以预测。这类预测方法是最新才找到的。
⑶ 最大杂散与基频的谐波有关。这是预测其频率位置的关键因素。
⑷ 最大杂散的幅度通常会比DAC 的量化噪声大约低12dBc 或更多，具体数值取决于相位转换器的结构。
三、DAC 对输出信号杂散频率的影响
DAC 杂散主要是由DAC 的非理想开关特性和直流非线性引起的。它们会将这些杂散频率的能量分配到基波的较低次基波谐波中，这是预测杂散频率位置的关键。DAC 对输出信号杂散频率的影响：
⑴ DAC通常是造成DDS 输出中最大杂散的因素。
⑵ DAC非线性误差和非理想开关特性是造成最大杂散的原因。二者都会产生谐波失真。
⑶ 大部分的谐波失真能量都集中在基频的低次谐波上，主要是二次和三次谐波。
⑷ 随着基频频率的增大，非理想开关特性成为引起谐波失真增大的主要原因。 一般地，得到最大SFDR 的关键是找到参考时钟频率和频率控制之间的最佳比例关系。
四、数字开关馈通杂散
DDS 内部的数字信号的高摆率能够产生瞬时噪声耦合到DAC 的输出，但这种噪声耦合是不能消除的。同样来自外部噪声源的耦合也不能消除。它们都会影响DDS 输出的频谱。但这些噪声通常可以通过改善PCB 的布线来解决。
数字开关馈通杂散的主要影响是：
⑴ 片上的数字时钟或外置时钟都会影响到DDS 的 输出频谱。
⑵ 这些时钟会对参考时钟进行相位调制，对DAC 输出进行幅度调制，从而引起基频周围的混叠分量。
⑶ 好的PCB 布线有一定的改善作用。好的PCB 布线包括使用大面积的接地层和电源层，分开模拟和数字电源，旁路电路尽可能靠近电源引脚。
⑷ 输入参考时钟和DAC 的输出为差分方式，可以降低共模噪声。
表1总结了可预测的影响DDS 的五个杂散源。
表1：可预测DDS 杂散源一览表(略)
问答选编
问： AD6644的采样时钟，用AD9954好，还是用AD9854好，或者还有其他更好的选择？
答： AD9954的性能比AD9854要好，但是对于AD6644这样高速的ADC ，并不建议用DDS ，最好是采用ADI 的 PLL 作为时钟源。
问：用软件方法能否实现DDS （配合DA 或者逆变电 路）？
答：从原理上来说， 采用DAC 和软件查表，加上一些 滤波的办法也可以实现DDS ，但是如果要保证较 好的性能（如相噪等），建议用ADI 集成的DDS 。 问：AD9854在单端参考时钟输入模式下的输入REFCLK 还需要1.6V 左右的直流么?
答：参考时钟单端模式输入下，需要高电平至少为2.3V 。
问：DDS 芯片扫频时的噪声情况与产生单频时的情 况相同吗？工作在FSK 模式呢？
答：扫频时的噪声与产生单频的时的噪声不一样，相 对要差一点。工作在FSK 模式由于是固定的两
个频率输出，所以和产生单频的情况相同。
问：DDS 中DAC 的精度对DDS 的性能影响有多大?
答：DAC 的精度会影响到输出的SNR ，从而影响到DDS 输出的噪声。如果对DDS 的相噪有更高的要求，就要使用更高分辨率的DDS 。
问：怎样减小DDS 的频谱杂散? 怎样提高DDS 的频率？
答：减少杂散的关键是要让这些杂散频率落到需要的带宽之外，预测这些杂散的关键，是要找出这些杂散在没有折叠回第一Nyquist 区之前与基频之间的谐波关系。无论控制字或参考时钟频率如何变化，这些杂散和基频之间的谐波关系都会保持固定 。
问：可不可以在DDS 的存储器中写入数据，使其输出任意波形？
答：DDS 的输出信号频率通常来说，只能低于参考频率的40％。但在ADI 的某些DDS 器件中，参考时钟经过倍频，输出频率可以超过输入信号频率。 但是输出信号只能为 SIN or COS 波形。
问：DDS 的频率是指它的输出时钟的速度吗？一般DDS 可改变多少个点 ？
答：DDS 的频率一般是指输入时钟的频率，在数据手册上可以看到REF Clock 和Output Clock这两个参数。一般DDS 内部都有一个频率寄存器，寄存器的位数决定可以输出的点，为2N 个。
问：贵公司的DDS 是基于FPGA 解决方案的吗？
答：DDS 不是基于FPGA 的解决方案，它并不能进行编程，只能进行内部寄存器的修改。AD9954只具有有限的编程能力。
问：贵公司的DDS 芯片产生正弦波的频率有没有下限，在什么频段最理想? 答：我们输出的下限就是分辨率的最小值，可以根据频率寄存器的位数进行计算。建议输出频率在输入频率的40%以下。
问： 如何产生随机波形？选择什么型号的DDS 芯片？
答： 随机波形包含二部分，其一是频率可调，其二是波形可变。频率可调可以通过DDS 来实现，当然输出的最大频率也是有限制的。波形可变 能通过增加额外的电路来实现，因为DDS 的输出都是正弦信号。 选择什么样的DDS 要根据所需要的频率和相噪来决定。
问：AD9851用于短波调相性能如何？
答：性能很好，完全适合。可以参考ADI 网页上的应用参考文章AN-587。 问：一个10MHz 的方波信号，如果要得到10MHz 的sin 与cos 信号同时输出，如何实现 ？
答： AD9854就可以实现，请参考数据手册。
问：DDS 输出频谱纯度和相位抖动是如何估算的 ？
答： ADI的DDS 产品内部都有一个多位的频率寄存器，例如即使是一个具有32 位累加器的1 GHz的DDS 可以具备0.23Hz 的频率分辨率，1GHz/232。而且内部也都有一个相位寄存器，同样可以 进行相同的计算，来得到频率和相位的估算。 问：DDS 的基准时钟对DDS 的杂散信号影响有多大? 是时钟的毛刺还是谐波? 答：DDS 的基准时钟的性能会很大地影响输出信号的性能。参考时钟的杂散频率会以相同的固定频率偏移传递到DDS 的输出。参考时钟的噪声会以同样的方式传递到DDS 的输出。DDS 输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小，可以用下式表达：dBc = - 20 log(参考时钟频率/DDS输出频率) ， 如果使用了内置参考时钟倍频器，参考
时钟的所有噪声和杂散都会在PLL 环路带宽内按照下式放大：dBc = 20 log(参考时钟的倍频数，4倍~20倍) 。时钟的毛刺和谐波都会有影响。