毕业设计（论文）
----- 基于L —Edit 的集成电路版图设计
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信息学院
二00九年六月
摘要
集成电路版图是电路系统与集成电路工艺之间的中间环节，集成电路版图设
计是指把一张经过设计电子电路图用于集成电路制造的光刻掩膜图形，再经过工艺加工制造出能够实际应用的集成电路。
画电路元器件的版图需要熟练使用版图设计软件，熟悉电路知识和版图设计
规则，掌握MOS 管，电阻，电容等基本元器件的内部结构及版图画法，通过对门电路和主从JK 触发器电路的版图设计，熟悉电路元器件的版图布局，元器件版图间的连线等设计方法，在版图设计规则无误的前提下做到电路的版图结构紧密，金属连线达到最优化的目的; 本文的主要任务是掌握MOS 管，电阻，电容等基本元器件的内部结构及版图画法，通过主从JK 触发器电路的版图设计，掌握版图布局及元器件版图间的连线等设计方法。
关键词 L —Edit 软件 版图设计
Abstract
The layout of integrated circuit is the intermediate link between the circuit systematic technology of integrated circuit, the territory design of integrated circuit denotes to seek one via design electronic circuit, is used in the photoetching of the production of integrated circuit to cover membrane graph, happen again via technology processing production can the integrated circuit of actual application.
The layout needs of drawing circuit components are skilled to use layout design software, familiar circuit knowledge and layout design rule, grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the circuit of the house opposite and the JK trigger circuit of principal and subordinate, it is close that the even line etc. design method between components layout and the layout of familiar circuit components accomplish the layout structure of circuit under the layoutdesign regular prerequisite without mistake, metal links the purpose with the line reaching optimization. The major task of this paper is to grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the JK trigger circuit of principal and subordinate, grasp the even line etc. design method between territory layout and components layout.
Key Words： L —Edit software layout
目录
第一章 绪论...........................................................................................................4
第二章 版图设计基础 .........................................................................................6
2.1 集成电路版图设计软件概述................................................................6
2.2 Tanner 软件的L-Edit 介绍.................................................. 6
2.3 L-Edit 具体使用....................................................................................7
2.4 基本对象编辑........................................................................................9
2.5 基本设计编辑.......................................................................................10
2.6 颜色及调色板的设置...........................................................................10
2.7 设计规则检查.......................................................................................11
2.8 小结.................................................................................. 11
第三章 版图设计基础..................................................................... 12
3.1 版图设计规则..................................................................... 12
3.2 基本器件的版图设计.......................................................... 17
3.3 小结................................................................................... 27
第四章 主从JK 触发器的版图设计................................................... 29
4.1 主从JK 触发器................................................................... 29
4.2 主从JK 触发器组成分析.................................................. ...30
4.3 主从JK 触发器的版图设计................................................. 37
4.4 小结.......................................................................................................41
参考文献................................................................................................................43
致谢........................................................................................................................44
第一章 绪论
集成电路版图设计是非常重要的一个设计工作。任何集成电路芯片的功能要实现都需要外围电路板的支持。电路板将各种器件和模块集成到一起来接受输入和输出，以完成综合处理功能。
集成电路设计工作中涉及到诸多的关键技术包括：线路和逻辑设计、版图设
计、工艺设计与实现，现在又加上微型封装和系统测试。其中，版图设计是集成电路设计成败的关键。有人称Layout 设计是一种布图艺术，再好的仿真也要由版图来实现。
图2-1 集成电路设计基本流程
对于一个典型的集成电路IC 设计的开发流程，可以分为：代码输入，用vhdl
或者是verilog 语言来完成器件的功能描述，生成hdl 代码。使用的语言输入工具可以是VISUALHDL 、RENIOR 等，图形输入则有Composer （Cadence ）、ViewLogic （VIEWDRAW ）；然后进行电路仿真，将VHD 代码进行逻辑仿真，验证设计的功能描述是否正确。对于数字电路的仿真工具也有很多，比如：
Verolog 的Candence Verolig －XL 、SYNOPSYS VCS ；VHDL 的CADENCE NC-vhdl 、SYNOPSYS VSS ，而对于模拟电路的仿真工具则可以选用A V ANTI HSpice pspice等。对于Synthesis Tools做为逻辑综合工具可以将设计思想vhd 代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay ）反标到生成的门级网表中, 返回电路仿真阶段进行再仿真。最终仿真结果生成的网表一般称为物理网表。
集成电路的布图设计是指一种体现了集成电路中各种电子元件的配置方式
的图形。虽然世界各国的立法均通过保护布图设计来保护集成电路，但关于布图设计的名称却各不相同。美国在它的《半导体芯片保护法》中称之为“掩模作品”(maskworks)，在日本的《半导体集成电路布局法》中称之为“线路布局”(cir—cuitlayout) ；而欧盟及其成员国在其立法中称布图设计为“形貌结构”(tohography)。集成电路的设计过程通常分为两个部分：版图设计和工艺。所谓版图设计是将电子线路中的各个元器件及其相互连线转化为一层或多层的平面图形，将这些多层图形按一定的顺序逐次排列 构成三维图形结构；这种图形结构即为布图设计。制造集成电路就是把这种图形结构通过特 定的工艺方法，“固化”在硅片之中，使之实现一定的电子功能。所以，集成电路是根据要实现的功能而设计的。不同的功能对应不同的布图设计。集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。通过EDA 设
计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。他们是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等工作。为此，必须懂得集成电路设计与制造的流程、原理及相关知识，更重要的是，需要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。
集成电路版图设计师就是高科技催生新职业的代表。集成电路版图设计职业伴随IC 产业的发展而产生, 由于国内起步较晚，工作内容中科技含量较高, 对从业人员的专业知识和技能要求较高，IC 版图设计人员是IC 行业的紧缺技术人才之
一。集成电路版图设计国家职业资格设“中级、高级、技师和高级技师”4个等级，分别是版图设计员、助理版图设计师、版图设计师、高级版图设计师。
由于集成电路版图在集成电路中扮演非常重要的角色，所以凝结了设计思想和研发技术。集成电路版图具有无形性，版图设计中的器件配置和布局设计是抽象而无形的，而且这种设计的结果可以被现在的反向工程来得到集成电路的版图设计，从而了解电路的功能、设计思路和方面等技术成果。所以未来保护版图设计者的脑力劳动成果和技术创新积极性，需要并且应该对集成电路的版图设计进行知识产权的保护。世界知识产权组织的《关于集成电路的知识产权条约》对版图设计的知识产权也进行了保护。
第二章 版图设计软件
我们在学习版图设计理论知识之后，对版图的知识有了一个大致的了解，但是，版图设计所需的软件是必须的，这是我们画版图必须要用的，因此对版图软件的认识非常重要。这一章节对版图软件作一个简单的介绍。
2.1 集成电路版图设计软件概述
集成电路版图设计软件有很多种，每个公司所用的电路版图设计软件也会不尽相同，画版图所用的软件比如有virtuoso ，Cadence ，Tanner 等。
我画版图所用的软件是Tanner ，因此，我将重点介绍一下Tanner 软件，Tanner 集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit ，T-Spice ，W-Edit ，L-Edit 与LVS ，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro 是Tanner EDA 软件公司所出品的一个IC 设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC 设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC 设计软件。L-Edit Pro 包含IC 设计编辑器(Layout Editor) 、自动布线系统(Standard Cell Place & Route) 、线上设计规则检查器（DRC ）、组件特性提取器（Device Extractor）、设计布局与电路netlist 的比较器(LVS)、CMOS Library 、Marco Library，这些模块组成了一个完整的IC 设计与验证解决方案。L-Edit Pro 丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
2.2 Tanner 软件的L-Edit 介绍
L-Edit 是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-Edit 命令。
(1) 文件和单元
使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可以有任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独立，单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元由矩形、图、直线、多边形和技术层端口组成。
(2) 层次
完全层次性的单元可以包含别的单元的连接件。一个连接件是一个单元的“拷贝”；如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。
L-Edit 对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包含别的连接件。这样就形成了单元层次。在层次结构中可以有任意级。
L-Edit 不能用于分离的层次结构，连接件和基元几何图形都可以存在于层次结构的任意级中的同一单元内。
(3) 单元设计
L-Edit 是一个低层次的，全定掩模编辑器，该编辑器不能执行层的自动转换。
(4) 层规划
L-Edit 是一个高层规划工具。用户可以选择要显示的连接件，它显示一个边框，中间显示单元名，也可以显示掩模几何图形。使用内部隐藏时，可以操作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基元的几何图形的命令。
(5) 文件格式
L-Edit 能输出两种掩模布局交换格式（CIF,GDS Ⅱ）以及Tanner Research公司的二进制数据库的格式TDB （Tanner Data Base），L-Edit 能够读取CIF （Caltech Intermediate Form）和TDB 文件。
2.3 L-Edit 具体使用讲解
下面的所有操作都是建立在WINDOWS 下的Version 7.12基础之上在安装好Tanner 软件后，会出现如下几个版图设计软件的应用快捷图标如图2-1：
图2-1 快捷图标键
我们需要绘制所需的电路原理版图，需要单击需要单击第五个图标L-Editv11.1，然后会出现如下图所示的版图设计界面：
2.3.1 L-Edit 屏幕
（如图2-2所示）分三个主要部分:方式杠，菜单杠，工作区
图2-2 L-Editv11.1窗口编辑区
2.3.2 方式杠
是屏幕左方的垂直空间，它显示了当前L-Edit 操作的信息。显示的信息包括文件和单元名，层色和色彩选择，画绘图工具和鼠标功能。鼠标键功能的区域在状态或选择有变化的情况下会自动更新，以反映鼠标的当前功能。
2.3.3 菜单杠
是屏幕顶部的水平空间，在菜单杠中可以看到下拉式菜单标题的名字File, Edit, View, Draw, Cell, Setup, Tools, Windows, Help （如图2-3），每个菜单都为L-Edit 功能列出了指令。鼠标允许用户显示一个菜单以及选择一个执行指令。
图2-3 L-Editv11.1窗口中菜单栏中部分功能标题项 以下是对各种菜单及其功能的简要描述：
File 菜单为读写设计文件和打印提供指令
Edit 菜单提供了主要的编辑指令
View 菜单为操作或修改工作窗口提供了指令
Cell 菜单为开、关及各种操纵单元提供了指令
Setup 菜单提供了一些指令，这些指令控制者不同的定制选择，如调色板，层设置等
Tools 菜单为主要的实用程序，如设计规则检验器（DRC ）, 布线器（Place and Route ）
Windows 菜单为浏览窗口
Help 菜单为帮助文件
2.3.4工作区
是屏幕上的其他部分，它定义了一个可以建立、观察和编辑目标的窗口。L-Edit 窗口可以移动到一个新的布局区里或能增大它的放大率以及包含一个更大的区域。可以根据所需细节的多少的情况来使用这些技术来观察整个布局区。
2.3.5使用鼠标
基本的L-EDIT 是通过鼠标来完成的，指、点、拉这些基本的鼠标技术允许用户建立、移动以及选择目标，还允许从L-EDIT 下拉菜单中选择指令。
2.4 基本对象编辑
2.4.1 L-Edit 支持对象
L-Edit 支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。
L-Edit 不能对用户绘制的图形进行修改。L-Edit 是面向对象的设计工具，而不是位图编辑器。
2.4.2 选择技术层
单击屏幕左边用于技术层选择的彩色正方形中的左鼠标键。彩色正方形将凹陷以确定当前层，用户生成的所有目标将在这一层中绘出。
2.4.3 隐藏和显示层
当指向层区中的某一技术层时，击中鼠标右键时，会
弹出有关改层及所有层的隐藏、显示等各种选择。
2.4.4 特殊层
L-Edit 包括许多为自身使用的专用层，这些层与L-Edit 环境中的多种结构相对应，栅格、起点、拖动框、单元轮廓和错误的出现是可以控制的，就像控制几何图形层那样。
2.5 基本设计编辑
介绍用于建立和编辑作为整个IC 布局的基本模块的设计单元的基本函数
2.5.1 单元的构成
单元主要由两大部分组成，单元基元（primitives ）是描述单元功能的实际单
元内容和目标。单元连接器（instances ）将单元与其他单元连接起来。一个连接器包含了两个单元连接时的位置和方向信息。在有效设计中，单元、它们的基元和连接器结合在一起，构成了一个倒置的数状层次结构。
2.5.2 单元的使用、打开、及拷贝
可以在Cell 下拉菜单栏中进行使用单元，打开已存单元，编辑新的单元和拷贝单元等的有关操作。
2.5.3 连接元件
单元连接件（instances ）用于将单元放到布局中特定的位置和方向构造单元布局。这样如果一个单元在设计中多次用到，改变那个单元可以一次完成，这种改变将反映到那个单元的所有连接元件上。
2.5.4 显示单元和连接单元
在L-Edit 中可以用View 菜单下的Show/Hide inside 命令来显示两个连接起来的单元的关系。
2.5.5 追加单元(Append)
Append 命令可用于把一个单元拷贝到另一个存在的单元上，追加命令可以拷贝单元的连接元件和基元，并把它们和目标单元连接起来。
2.6 颜色及调色板的设置
2.6.1 层配置
L-Edit 支持无限多的设计层，每层的物体图案都用唯一的一种颜色和点阵图案进行填充，且可以根据需要改变。在Setup 菜单的Layer 命令还可以用来编辑当前设计文件的层结构，而且还可以修改生成屏幕层的颜色、图案，如图2-4
图2-4 层结构定义
2.6.2 调色板配置
L-Edit 的调色板包含256种不同的颜色，要修改颜色调色板，可从Setup 菜单中选择Palette 命令。
2.7 设计规则检查
L-Edit 允许使用设计规则检查器（DRC ）来检查一个单元中的元素中有那些
与几何约束冲突。这些规则的准确性质取决与制造你所设计的芯片的厂商所作的
规定。例如一个设计规则可能是对某个层上两个分离物体之间的最小距离的要
求，可以据此要求设置参数，然后执行DRC 来检查设计是否与规则冲突。设计
规则可以用Setup 菜单下的DRC 命令设置，以图2-5为例，
图2-5 N_well 最小宽度参数的设置和定义
2.8 小结
以上对 Tanner 软件的L-Edit 的界面作了简单的描述，对L-Edit 有了
一个初步的认识，这对后章节绘制版图做了基础性的铺垫。
第三章 版图设计基础
3.1版图设计规则
集成电路的制造必然受到工艺水平技术的限制，受到器件物理参数的
制约，为保证物理参数的制约，为保证器件正确工作和提高芯片的成品率，
要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片
厂家提供。设计规则（design rule）是版图设计和工艺之间的接口。符合设
计规则的版图设计是保证工艺实现的第一个基本要求。
有分别以μm （micron ）和以λ（lambda ）为单位的两种设计规则。以
μm 为单位的设计规则则是一种绝对单位，以λ为单位的设计规则则是一种
相对单位。如果一种工艺的特征尺寸为s μm ，通常选取λ值等于s/2μm 。
选用λ为单位的设计规则主要与MOS 工艺的成比例缩小相关联。人们可以
通过对λ值的重新定义很方便的将一种为工艺设计的版图改变为适合另一
种工艺的版图，大大节省了集成电路的开发时间和费用。集成电路版图上
的基本图形仅限于正多边形（rectilinear polygons），即由水平和垂直线
段构成的封闭图形，但有些工艺准许带45°角的多边形。
设计规则主要包括各层次的最小宽度、层与层之间的最小间距以及最
小交叠等。
3.1.1 最小宽度 （minwidth ）
最小宽度是指封闭几何图形的内边与外边的最小距离，如图3-1和图
3-2
图3-1 最小宽度定义
3μm
图3-2 metal 1 最小宽度为3μm
再利用DRC （设计规则检查时）对版图进行几何规则检查时，对于宽
度低于规则中指定的最小宽度的几何图形，该软件将给出错误的提示。
表3-1列出了某CMOS 工艺中各版图层的线条最小宽度。
表3-1
某CMOS 工艺中各版图层的线条最小宽度
层（Layer ） 最小宽度（minWidth ）
单位：0.2μm
N阱（n well） 扩散层（2
多晶硅（poly ） 有源区（Active ） 接触孔（contact ）×2（固定尺寸）
第一层金属（metal ） 接触孔（vial ）×2（固定尺寸
第二层金属（metal2） 第二层多晶硅（Electrode ） 接触孔（vial2）×2（固定尺寸）
第三层金属（metal3）
3.1.2 最小间距（minsep ）
最小间距指各几何图形外边界之间的最小距离，如图3-3所示。
图3-3 metal 1与metal 1 之间的最小间距为3μm
图3-4是违反设计规则最小间距的图例：
图3-4 违反最小间距规则
通过DRC 检查，将会出现如图3-5所示的系统的错误提示。
图3-5 metal 1与metal 1 之间的最小间距应不小于3Mircons
图中给出了错误的地方：metal 1与metal 1 之间的最小间距只有1.5Mircons
表3-2列出了某一型号0.35μm cmos工艺版图各层图形之间的最小距离
表3-2 0.35μm cmos
工艺版图各层图形之间的最小距离
最小宽度
（minsep ） 单位0.2μm
n_lpuls_select
3
3.1.3 最小交叠(minoverlap)
交叠有两种形式：
(1)一几何图形内边界到另一图形的内边界长度(overlap)，如图2-6
所示：
图3-6 overlap
(2) 一种几何图形外边到另一种几何图形的内边界长度(extension)，
如图3-7所示：
图3-7 extension
对于图3-6的情况，我在画版图时几乎没有遇到那类的，但是对于图
3-7所示的最小交叠情况遇到的比较多，对于图3-7的交叠情况可用图3-8
和图3-9所示的情况来真实的感受一下：
图3-8 contact（接触孔）与metal1（金属一层）违反版图最小交叠规则
图3-9 contact（接触孔）与poly （多晶硅）违反版图最小交叠规则
表3-3列出了某型号0.35μm CMOS 工艺版图各层图形之间的最小交叠。
表3-3 某型号0.35μm CMOS
X n_well active poly p_lpuls_select contact metal1 vial1
Y n_lpuls_select
n_well 6
Active
Poly 2
p_lpuls_select 2
n_lpuls_select
Contact 1.5 1.5 1
metal1 1
vial1 1
3.1.4 版图检查
虽然版图在设计规则中一直按照特定的电路图展开，并遵循一整套的
设计规则，但是当版图完成时还可能存在一些由于人为各种因素的影响（比
如眼睛疲劳）而出现一些错误，特别是大规模集成电路尤其如此。
其原因很简单，大规模集成电路的版图是成千上万个元件和几何图形
的有机组合体，在设计过程中有成千上万次的操作，忽略、添加和错误在
所难免。于是版图的检查对于设计一个能正确实现预定功能的集成电路是
非常重要和必要的。
版图检查的任务大小分为三个过程：设计规则检查（DRC), 电路规则检
查（ERC ），版图和电路图对照（LVS ）。
对于设计规则检查（DRC) ，每种集成电路工艺都有一套贯穿于整个制
造过程的技术参数，这些参数通常由所用的设备决定的，或者通过实验测
量得到的。它们可能是极致、区间值或最优值。另一方面，为了实现在芯
片上的测试和封装，焊盘要有适当的大小和布局。根据这些参数，工艺厂
家会制定出一套版图设计规则。每一个版图都应该遵循确定的规则进行设
计。在画版图的过程中要不时的进行设计规则检查。没有设计规则错误的
版图是技术上能够实现芯片功能的前提。
设计规则检查（DRC ，design rule check)的任务是检查发现设计中的
错误。运行DRC ，程序就按照相应规则检查文件运行，发现错误时，会在错
误的地方做出标记（mark ），并且做出解释，这样设计者就可以根据提示来
进行修改。
3.2 基本器件的版图设计
3.2.1 图元
从理论上讲，根据3.1节将讲的设计规则内容，就可以画版图了。但
是，仅根据这些规则来设计版图，还是难以入手的，因为电路所涉及的每
一种元件都是由一套掩膜决定的几何形状和一系列物理、化学和机械处理过程的有机组合。这些组合工艺线开发的结果，对版图设计着来讲，工艺
能够制造的有源元件和无源元件的版图应该作为工艺图形单元库，简称为
图元库，是事先从工艺厂家得到的。必要时，必要时，设计者需要建立自
己相应的图元库。这里之所以称为图元（instace ），而不是元件（element ），
原因在于图元是一些不具备电路功能的图形结合。
图3-10 不同种类的图元
从L —Edit 窗口中可知有图3-10的图元，在画版图时，根据自己的需要
调用不同的图元，通过相应的组合、排列位置以及符合设计流程就可以画
出你所设想的电子基本元器件甚至各种电路。
3.2.2 基本MOS 管的版图设计
1. NMOS基本的版图设计
在L-Edit 界面的版图编辑区，一般设定下图为版图设计的衬底，该衬
底为P 衬底，如图3-11
图 3-11 以P 衬底为准的编辑区
图3-12为一NMOS 的剖面图：
S G D
图3-12 NMOS剖面图
(a) 首先要在状态栏中单击setup ，找到design ，并单击，打开后现
出图3-13的窗口，在technology 中可设定编辑窗口中两最小格点之间的
距离，一般设定微米（μm ）但也可根据设计者的要求确定其两小点之间最
小距离。画一般教学试验性版图，可设定为μm 。
图3-13 可设定两小格点之间的距离
(b) 再在p 衬底上画出适当的n_slect， 如图3-14所示：
图3-14 P衬底上的n_slect区域
(c) 在n_slect内，再选择（N ）型有源区(active)：图3-15
如图3-15 画出有源选择区并进行DRC 检查
同时用DRC 检查版图设计是否有错，如果没错会出现图3-15第二幅图的画面。
(d) 然后画出多晶硅（poly ），根据栅长和栅宽的确定而确定栅极的大小， 然后进行DRC 检查 。 图3-16所示：
图3-16 红色图元为多晶硅（poly ）
(e) 确定源极和漏极 源极和漏极应该在有源区（active ）内，同时确定栅极的接触点，而且有一定的规则，需要用图元active contact（有源区接触孔）和图元poly contact （多晶硅接触孔），画出后进行DRC 检查是否有误。 画出如图3-17图形如下：
图3-17 各极孔的接触点
(f) 用第一层金属（metal1）与各极接触孔点连接，如图3-18所示：
图3-18 接触孔与金属线的连接
最后进行DRC 检查，确定无误后，可确定一个最基本的NMOS 器件版图初步完成。
2. PMOS基本的版图设计
一个最基本的PMOS 版图和NMOS 版图大致步骤差不多，但制备NMOS 的衬底是P 衬底，制备PMOS 的衬底是N 衬底这一原则。而版图编辑区的衬底的P 衬底，因此画PMOS 版图时需要一个合适区域的n_well，再画p_select，其PMOS 的剖面图如下图3-19所示：
SiO2
型active
图3-19 PMOS内部结构剖面图
下图是根据图3-19 PMOS的原理画出的版图：如图3-20
P 衬底
P_select
active
Poly
图3-20 PMOS版图并进行DRC 检查
最后运行DRC ，检查是否有错误，没有错误就成功的绘制了一个最基本的PMOS 版图。
值得一提的是，图3-19的NMOS 器件版图和图3-20的PMOS 器件版图是默认源极和衬底相连接的版图，但是，往往有许多电路MOS 器件的源极与衬底不是连接在一起的，例如一个与非门电路，其NMOS 串接，如图3-21(a)所示：
图3-21(a)串联的NMOS 图3-21（b) 显有衬底的NMOS
由图3-21（b) 可知，NMOS 器件M5的源极和衬底并没有连在一起。此时需要将连有衬底的NMOS 的版图体现出来，其画法为图3-22所示：
图3-22 带有衬底的NMOS
而连有衬底的PMOS 器件的版图基本画法如图3-23所示：
图2-23 带有衬底的NMOS
3.2.3 基本电阻的版图设计
在L —Edit 环境下COS 工艺可用的电阻有多晶硅电阻、有源区电阻和阱区电阻。三种电阻的计算公式均为：R=[(l+2Xd ）/(w+Δw)]×Rsh +(2/n)Rcon ，式中，R sh 为方块电阻值：l （L ）和w 分别为体电阻的长与宽；R con 为单个接触区形成的电阻值；n 为接触孔的个数。
(1)
图2-24 多晶硅电阻
其剖面图如图3-25：
(2) 阱区电阻的版图设计
一般N 阱电阻比较常见，在N 型电阻中进行N+扩散，该扩散区与有源区形成N 型有源区，有源区再通过接触孔和金属连接形成欧姆接触，而金属构成了电阻的两个电极。其画法如图2-26：
图3-26 N阱电阻版图
(3) 有源区电阻
N +有源区电阻版图如图3-27：
图 3-27 N+有源区电阻版图
3.2.4 基本电容的版图设计
MOS集成电路中的电容几乎都是平板电容。平板电容器的电容表达式： C=ε0εox WL/tox ，式中，ε0εox 是单位面积的栅氧化层电容；ε0是真空电阻率，其值为8.85×10-14F/cm²；εox 是栅介质二氧化硅的相对介电常数，其值为3.8～4，一般去3.9；t ox 是栅氧化层厚度，一般由硅片加工厂提供；W 和L 是平板电容器的宽度和长度，其乘积为电容器的面积。
以多晶硅和扩散区（或注入区）组成的电容器为例，在淀积多晶硅之前，现在下电极板进行参杂然后用常规工艺生长栅氧化层和淀积作为上电极的多晶硅。其版图设计如图3-28所示。
图3-28 电容器版图
图3-28中，多晶硅和扩散区（active ）组成的电容器。对于双层多晶硅组成的电容器和金属和多晶硅组成的电容器就不再画出了。
3.2.5二极管的版图设计
PN 结是构成二极管的核心部件，只要在PN 结的P 区和N 区分别加上电极，PN 结就构成了二极管。PN 结也是构成集成电路的基础，无论哪种类型
的集成电路，芯片内部有很多PN 结，例如一个PMOS 管的P +源区和漏区与存底就形成了两个PN 结。在标准的CMOS 工艺中，可以制成两种类型的PN 结：一种是在P 型衬底中，另一种是在N 阱里面。
二极管的主要作用是保证电流的单向导电性，可以做器件之间的隔离。在MOS 集成电路中，二极管主要为静电放电（ESD ）保护使用。
图3-29为一个二极管的版图，这是一个在N_well型中N 区和P 区构成的二极管。
图2-29 N阱二极管PN 结版图
在画二极管版图时要注意二极管的面积，由于流过二极管的电流大小和二极管的面积成正比，因此二极管的面积要适当选择，不能太小。
上述介绍的是常见器件的版图基本设计，此外，还有许多各种类型的版图器件，比如像电感，HBT （异质结双极性三极管），GaAs 类型的晶体管等等，由于自我水平有限，都未画出其版图。
3.3小结
设计基本元器件的版图，不仅需要知道L-Edit 软件的使用，还要掌握各个元器件的基本结构原理与工作原理以及对器件的剖面图、左视图、正面图识别，这样，在版图设计的时候心里就有一个大致的方向，画起来就比较的容易。
在这张节中，画基本元器件的某些版图时，出现了多个金属接触孔，这是因为让金属线条和有源区能够充分的接触，能够进行高速率的导电，同时可以防止在工艺加工时某个接触孔接触不良而发生的断路现象。不是说画的孔越多越好，也需要进行综合考虑，比如器件的版图设计大小对于材料成本是否划算等，这些通常需要厂家的准确预算。
对于简单的版图设计，可以画出器件版图后进行DRC 检查，但是对于复杂的器件，必须画一步进行一步DRC 检查，不能画完后进行检查，因为
大规模集成电路版图是成千上万个元件和几何图形的有机组合，设计过程中有成千上万次操作，如果某个器件的版图因为DRC 检查出错，而修改，则许多器件的版图需要做出相应的调整，不然制作出来的器件将达不到厂家预想的目的。
在画有些版图的时候，电路图要求栅长和栅宽比较小，而各接触孔的大小事不变的，这就需要一定的技巧。比如说，我画一个栅长为3微米，栅宽为4微米的一个基本NMOS 版图，如图2-30所示。
图 2-30 栅长和栅宽较小的时的版图
第四章 主从JK 触发器的版图设计
4.1 主从JK 触发器
主从JK 触发器是在主从RS 触发器的基础上组成的，如图4-1所示。 在主从RS 触发器的R 端和S 端分别增加一个两输入端的与门U1和U2，将端和输入端经与门输出为原S 端，输入端称为J 端，将Q(out)端与输入端经与门输出为原R 端，输入端称为K 端。
S
Q
R Q
图4-1 主从JK 触发器原理图
由上面的主从JK 触发器电路可知，，R=KQ，将R 和S 的等式带入主从RS 触发器的特征方程（Q n+1n ）可得：Q n+1，当：
J=1，K=0时，Q n+1Q n
J=0，K=1时，Q n+1=0
J=K=0时，Q n+1=Qn
J=K=1时，Q n+1=Qn
由以上分析，主从JK 触发器没有约束条件。在J=K=1时，每输入一个时钟脉冲，触发器就翻转一次。触发器期的这种状态称为计数状态，由触发器翻转的次数可以计算出输入时钟的脉冲的个数。其状态转移真值表如表4-1所示
表4-1
设在J=K=1时，cp 是一时钟信号的波形图如图4-2所示：
J=K=1
Q Q
图4-2 由时钟信号产生的输出波形
4.2 主从JK 触发器组成分析
用Orcad 在进行仿真之后，能得到图4-2所示的波形图，这样，主从JK 触发器的数字模块电路设计基本完成，由图4-1可知，主从JK 触发器需用10个与非门电路，1个非门电路。
4.2.1 非门电路
1. 非门内部元器件组成及电路图
非门又称反相器，因CMOS 反相器功耗低，耐用等优点而使之得到广泛的应用，CMOS 反相器是组成集成电路最基本的单元之一。它是由一个增强型PMOS 管为负载和一个增强型NMOS 管为驱动管串接而成，图4-3(a)为orcad 软件中非门电路符号，图4-3(b)为其CMOS 反相器电路图。
图4-3(a)非门电路符号 图4-3(b)CMOS反相器
由图4-3(b)可见，两管的栅极并联作为输入端，漏极连在一起作为输出端，PMOS 管的衬底和源极连在一起接电源的高电位(直流电压正极）) 端，NMOS 管的衬底和源极连在一起作为电源的低电位端(接地端) 。当IN 为高电平(1)时，M1截止，M2导通，当IN 为低电平(0)时，M1导通截止，M2截止。
2. CMOS反相器的版图设计
在第三章中已经分别介绍了NMOS 和PMOS 版图的基本画法，再根据图4-3(b)，我们可以画出反相器的版图，如图4-4所示：
图4-4 CMOS 反相器版图
图4-4是一个结果DRC 检查过的版图，没有违反任何尺寸规则的错误。在画出反相器的过程中，也遇到了一些问题：
(1) 比如说画版图不够熟练，要不断的去参照原理图，画起来速度较慢。 (2) 没有掌握好有源区（active ）到N-well 的距离，即违反了最小交叠的原则，往往会出现较小的尺寸差别，如图4-5所示。
(3) 画出每一层的版图都要进行DRC 检查，否则画到最后可能会出现很多版图设计规则的错误，如果画完再改将会浪费很多时间和精力。
(4) 对于反相器中元器件的版图金属线的连接，如果按最初画出的形状进行连接，可能会走不必要的弯路，比如说，金属线走线的不好，会造成厂家制作成本大打折扣，同时也要考虑尽量保证较少的金属层，尽量避免
和减少较差重叠，不然对该元器件的性能也产生不良影响。
图4-5 最易犯交叠错误
对于一个MOS 管的合理布局，也是重要的，在必要的情况下，要对某个MOS 管的版图进行上下左右的对换调整，以下面的图例进行说明：
最初画出的NMOS 和PMOS 版图如图4-6所示，
图4-6 通过DRC 验证的两个MOS 管版图
但是端口连接和布局的时候，要将版图的位置进行改变，已达到自己较理想的布局界面，在L —Edit 窗口的菜单栏中，有一组图标是用来专门对所圈中的版图进行左右、上下的位置调换的，如图4-7所示。
图4-7 菜单栏部分图标的功能
以实际的版图进行举例说明，如图4-8、4-9、4-10所示：
G G
S
D D
图4-8 NMOS 管进行左右对等调换
图4-9 NMOS 管进行上下对等调换
图 4-10 PMOS按逆时针方向进行位置变换
4.2.2 与非门电路
1. 与非门电路及组成
以两输入与非门为例，其电路符号如图4-11所示。
图4-11 两输入与非门
图4-12为两输入端CMOS 与非门，它由两个串联的驱动管MN1,MN2
图4-12 CMOS 与非门电路
和两个并联的负载管MP1，MP2所组成。
当输入A,B 均为高电平时，MN1,MN2导通，MP1，MP2截止，输出
低电平；当输入中一个（如B 端）为低电平，则对应的驱动管MN2，负载管MP2导通，输出为高电平，因此该电路具有与非功能，即。
2. 两输入与非门版图设计
首先要画出两个PMOS 和两个NMOS 版图，根据自己的设想，摆放
MOS 管版图的位置，以便金属线的连接；同时要考虑尽量节省编辑区的空间位置，输入输出端尽量不要交叉，以免影响器件的性能，并且要进行DRC 验证。经过DRC 验证的与非门版图如下图4-13所示。
图4-13是经过多次对几个MOS 管版图进行布局配置而得出的。而对于同样
是与非门图4-14的图，就存在有明显的缺陷，在性能和DRC 规则相当的情况下，图4-14的与非门版图占用太多的窗口编辑区，不够紧密，对于在画上万个元器件版图的时候，将会造成很多空白区，这将给制造芯片厂商在制造成本上将大大增加，因此版图设计时，在其版图布局配置上是相当重要的。
图 4-14 结构布局不合理的与非门版图
4.3 主从JK 触发器的版图设计
从图4-1主从JK 触发器的原理图可知，该触发器由10个与非门电路
和一个非门电路组成，将10个与非门电路和1个非门电路用orcad 软件中
的MOS 管代替，并绘制出来，并且对其进行仿真，将得到如图4-15所示的电路原理图。
图4-15 主从JK 触发器电路原理图
通过 图4-15的原理图，我们将10个与非门电路的版图和一个非门电
路的版图进行合理布局、连线，再进行DRC 验证，将可初步完成版图的设计。值得注意的是，在绘制每一个MOS 管的时候，都要知道MOS 管的各个参数，特别是栅长和栅宽，用以确定poly 层的面积大小。最初绘制的主从JK 触发器版图电路如下图4-16所示
Clk k J
Q
图4-16 最初的触发器版图设计
由于图4-16中的版图设计存在不足(比如说每个版图器件的衔接距离过
大、不够紧密，线路连接宽松、不紧凑，利用等电位点有些连线可缩短连接距离以简化线路的布局等) ，因此，对版图进行重新设计、线路优化布局以后，画出了该电路图最终版，如图4-17所示。
Clk K J
Q Q
图4-17 重新的布局的JK 触发器电路版图
这样，通过DRC 验证后，电路的版图基本完成，后续工作是进行电路
提取，电气规则检查（ERC ）和版图与电路图对照（LVS ），这三步的检验工作很复杂，同时由于个人的知识水平、精力和时间相当有限，这里就不再介绍了。
由于MOS 管较多，放大后的版图无法全部看完，只能将画好的版图进
行缩小，所以图4-16和图4-17许多接触孔连接处无法看到，像有源（active ）
孔和第一层金属（metal ）连接处、第一层金属和第二层金属（vial 1）的接触孔都无法看到，而第一层金属和第二层金属（vial 1）的接触孔又与第一
层金属和第二层金属交叉处易发生混淆，这只有通过原图放大才能看清楚。
通过图4-16和图4-17的对照，发现很多差别，其实两个图中版图连
接都正确，对两图进行其版图的DRC 验证，也没违反设计规则，但是图4-16中浪费了太多的版面，看起来不紧凑，线路布置有多余的，有走弯路的，而这些错误在设计器版图不改正时将会浪费制造厂家的材料成本，这是必须考虑的。当然，在布局过程中也遇到了很多不便，对于初学者来说，在画版图时要不断的和原理图进行对照，所需的时间和精力也比较多，画图较慢。
4.4 小结
通过对主从JK 触发器的版图设计，需要掌握很多相关的知识，因此做
如下一些总结：
(1) 对画版图的软件应该要有最基本的了解；需要对设计版图的电路
原理图能够认识，知道电路有什么功能及用途，但也不必太注重电路原理，这些由电路设计工程师负责；对于像MOS 管、电阻、电容等基本元器件的工作原理，它们的内部结构应该掌握，特别是MOS 管的工作原理，内部结构原理，对MOS 管的剖面图，俯视图和正视图都应该会看；需要懂得一些电路分析，模电，数电的知识；对于VHDL 和ORCAD 之类的软件要会一两种，这是用于电路版图设计的前端模拟仿真分析。
(2) 版图和工艺之间的关系：一些人认为画版图就是用几个颜色画一些
4-18 NPN 晶体管版图与工艺剖面图
简单图形，不知其所以然，其实在绘制平面版图时，要联系到版图在工艺流程中 的物理实现过程来学习，如图4-18 为一NPN 晶体管（左图为晶体管的版图，右图为工艺实现的俯视图），直观上看两种表现形式相去甚远，其实两者是同一个器件的两种不同的表现形式，两者是一一对应的关联。半导体器件是根据版图的设计要求和规则，通过工艺流程分多道工序来达到物理实现的，我们在学习画图的过程中，应该建立建立平面版图和工艺剖面图之间各物理位置上的对应关系，在L-edit 软件中的颜色原本并无实际物理意义，但在我们对这些颜色进行材料定义后，不同颜色就代表了具有不同物理性能的半导体材料，我们用L-edit 对之进行不同的组合就代表了不同的半导体器件，如图4-18 左图为晶体管的版图，这
是技术人员之间交流的工程语言，我们就可以将如图4-18 NPN 晶体管左边的版图，等同与右边的工艺流程俯视图，建立起这样的基本概念，才能对集成电路的制造过程中版图和工艺之间的关系有一个大体的了解。
(3) 电路图和版图之间的关系：在我们解决了版图和工艺之间的关系后，还有一个重要的概念需要建立，就是电路图和版图之间的一一对应关系(图4-12与图4-13就是电路原理图与版图的一一对应) ，如何将电路图转化为版图形式，首先要学习版图的设计规则，在版图设计规则允许的范围内，用版图来表示电路单元的一一对应关系，同时绘制的版图还要求符合工艺线的生产要求。
(4) 版图的布局、布线：掌握了版图设计的一般规律和不同工艺的设计流程后，才进入布局、布线阶段，布局、布线对我们来说也是一个难点，在最初我经常经常会碰到管脚线无法引出的问题，就是所为的版图设计问题，版图设计不但涵盖电路知识、工艺知识，还要有丰富的器件性能知识，才能设计出合理的、实用的版图。即使完成布局，走线也极不合理，合理的布线，能节省大量的芯片面积，这就需要我们反复练习，多看多实践，扎扎实实的掌握版图上的每一个层次和剖面图的对应关系，理解版图中层次先后顺序的意义。
(5)我们在学习软件的使用技巧时不会遇到太多的困难，但实际画版图时，往往会难于下手，难于把电路图用版图的形式表现出来，所以我们应该加强认识电路图和版图的对应单元图的力度，这是学习L-edit 软件应用的核心，往往需要比学习软件使用投入更多的时间。这时候也需要老师耐心的从多方面、多层次、反复讲解电路图、版图、工艺三者之间的对应关系，进行电路图和版图的单元对比，尤其要启发我们从物理意义上去理解，电路图和版图仅仅是集成电路设计过程中，两个不同阶段的不同表现形式，两者之间是有密切的内在联系，这是我们所要掌握的，只有掌握了相互对应关系，才能检查版图是否完整的表现了电路图的含意。还要注意版图层次的使用顺序，我曾看到过有同学不会画版图，照我的图进行COPY ，虽然最终画完了，但是画图的顺序却是不合理的，我们画图最好按照工艺顺序来进行版图绘制，每画一层都要明白图层的物理含意，这样就可避免初学的我们漏层、掉层的现象。虽然平面版图的绘制并无先后顺序的要求，但是在工艺实现过程中层次的先后顺序是有物理意义的，例如通过版图制作了7张光刻版，那么这7张版在工艺线上使用的先后顺序是绝对不能错的，必须按照隔离、渗杂（多次）、金属、钝化、封装这样一个工艺流程来进行生产，否则生产的肯定是废品。掌握了工艺流程和工艺要求后，我们可以先绘制一些简单的单元图，来加深理解电路图 – 版图 – 工艺流程剖面图，这样一个设计过程和相互的对应关系，对集成电路设计才能有更深的了解。
参考文献
【1】 曾庆元 集成电路版图设计 机械工业出版社 2008年
【2】 christopher Saint，judy Saint 集成电路版图基础—实用指南 清华大学 出版社 2006年
【3】 王道宪 VHDL 电路设计技术 国防工业出版社 2004年
【4】 唐德洲 数字电子技术 重庆大学出版社 2006年
【5】 王建明 pspice 电路设计与应用 国防工业出版社 2007年
【6】 水野文夫 唐野致和 图解半导体基础 科学出版社 2007年
【7】 王志功 沈永朝 集成电路设计及CAD 电子工业出版社 2006
【8】 李可为 何茗 杨新民 集成电路芯片制造原理与技术 本校教材
成都信息工程学院 光电技术学院毕业设计论文
致谢
首先要感谢母校四年来对我的培养，感谢xx 等老师的授课，他们的理论修养深厚和严谨治学态度一直鞭策着我，这在以后的人生道路上将会给我带来帮助。
感谢在我毕业设计的整个阶段，xx 老师都给予了我指导和建议，使我受益颇多。
感谢我的父母和亲人，他们一直对我的关心和照顾是我不断奋发向上的动力。
由于时间关系，未能完成更多的版图设计和更深入的理论分析。同时由于本人的水平相当的有限，对其中的很多问题并未能作最全面的考虑和分析，而且分析中也可能出现错误，文中的不足之处，敬请各位老师和读者指正！
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毕业设计（论文）
----- 基于L —Edit 的集成电路版图设计
专 业
班 次
姓 名
指导老师
信息学院
二00九年六月
摘要
集成电路版图是电路系统与集成电路工艺之间的中间环节，集成电路版图设
计是指把一张经过设计电子电路图用于集成电路制造的光刻掩膜图形，再经过工艺加工制造出能够实际应用的集成电路。
画电路元器件的版图需要熟练使用版图设计软件，熟悉电路知识和版图设计
规则，掌握MOS 管，电阻，电容等基本元器件的内部结构及版图画法，通过对门电路和主从JK 触发器电路的版图设计，熟悉电路元器件的版图布局，元器件版图间的连线等设计方法，在版图设计规则无误的前提下做到电路的版图结构紧密，金属连线达到最优化的目的; 本文的主要任务是掌握MOS 管，电阻，电容等基本元器件的内部结构及版图画法，通过主从JK 触发器电路的版图设计，掌握版图布局及元器件版图间的连线等设计方法。
关键词 L —Edit 软件 版图设计
Abstract
The layout of integrated circuit is the intermediate link between the circuit systematic technology of integrated circuit, the territory design of integrated circuit denotes to seek one via design electronic circuit, is used in the photoetching of the production of integrated circuit to cover membrane graph, happen again via technology processing production can the integrated circuit of actual application.
The layout needs of drawing circuit components are skilled to use layout design software, familiar circuit knowledge and layout design rule, grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the circuit of the house opposite and the JK trigger circuit of principal and subordinate, it is close that the even line etc. design method between components layout and the layout of familiar circuit components accomplish the layout structure of circuit under the layoutdesign regular prerequisite without mistake, metal links the purpose with the line reaching optimization. The major task of this paper is to grasp MOS pipe, the internal structural and layout technique of painting of the basic components such as resistance and capacity is designed through the layout of the JK trigger circuit of principal and subordinate, grasp the even line etc. design method between territory layout and components layout.
Key Words： L —Edit software layout
目录
第一章 绪论...........................................................................................................4
第二章 版图设计基础 .........................................................................................6
2.1 集成电路版图设计软件概述................................................................6
2.2 Tanner 软件的L-Edit 介绍.................................................. 6
2.3 L-Edit 具体使用....................................................................................7
2.4 基本对象编辑........................................................................................9
2.5 基本设计编辑.......................................................................................10
2.6 颜色及调色板的设置...........................................................................10
2.7 设计规则检查.......................................................................................11
2.8 小结.................................................................................. 11
第三章 版图设计基础..................................................................... 12
3.1 版图设计规则..................................................................... 12
3.2 基本器件的版图设计.......................................................... 17
3.3 小结................................................................................... 27
第四章 主从JK 触发器的版图设计................................................... 29
4.1 主从JK 触发器................................................................... 29
4.2 主从JK 触发器组成分析.................................................. ...30
4.3 主从JK 触发器的版图设计................................................. 37
4.4 小结.......................................................................................................41
参考文献................................................................................................................43
致谢........................................................................................................................44
第一章 绪论
集成电路版图设计是非常重要的一个设计工作。任何集成电路芯片的功能要实现都需要外围电路板的支持。电路板将各种器件和模块集成到一起来接受输入和输出，以完成综合处理功能。
集成电路设计工作中涉及到诸多的关键技术包括：线路和逻辑设计、版图设
计、工艺设计与实现，现在又加上微型封装和系统测试。其中，版图设计是集成电路设计成败的关键。有人称Layout 设计是一种布图艺术，再好的仿真也要由版图来实现。
图2-1 集成电路设计基本流程
对于一个典型的集成电路IC 设计的开发流程，可以分为：代码输入，用vhdl
或者是verilog 语言来完成器件的功能描述，生成hdl 代码。使用的语言输入工具可以是VISUALHDL 、RENIOR 等，图形输入则有Composer （Cadence ）、ViewLogic （VIEWDRAW ）；然后进行电路仿真，将VHD 代码进行逻辑仿真，验证设计的功能描述是否正确。对于数字电路的仿真工具也有很多，比如：
Verolog 的Candence Verolig －XL 、SYNOPSYS VCS ；VHDL 的CADENCE NC-vhdl 、SYNOPSYS VSS ，而对于模拟电路的仿真工具则可以选用A V ANTI HSpice pspice等。对于Synthesis Tools做为逻辑综合工具可以将设计思想vhd 代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay ）反标到生成的门级网表中, 返回电路仿真阶段进行再仿真。最终仿真结果生成的网表一般称为物理网表。
集成电路的布图设计是指一种体现了集成电路中各种电子元件的配置方式
的图形。虽然世界各国的立法均通过保护布图设计来保护集成电路，但关于布图设计的名称却各不相同。美国在它的《半导体芯片保护法》中称之为“掩模作品”(maskworks)，在日本的《半导体集成电路布局法》中称之为“线路布局”(cir—cuitlayout) ；而欧盟及其成员国在其立法中称布图设计为“形貌结构”(tohography)。集成电路的设计过程通常分为两个部分：版图设计和工艺。所谓版图设计是将电子线路中的各个元器件及其相互连线转化为一层或多层的平面图形，将这些多层图形按一定的顺序逐次排列 构成三维图形结构；这种图形结构即为布图设计。制造集成电路就是把这种图形结构通过特 定的工艺方法，“固化”在硅片之中，使之实现一定的电子功能。所以，集成电路是根据要实现的功能而设计的。不同的功能对应不同的布图设计。集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。通过EDA 设
计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。他们是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等工作。为此，必须懂得集成电路设计与制造的流程、原理及相关知识，更重要的是，需要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。
集成电路版图设计师就是高科技催生新职业的代表。集成电路版图设计职业伴随IC 产业的发展而产生, 由于国内起步较晚，工作内容中科技含量较高, 对从业人员的专业知识和技能要求较高，IC 版图设计人员是IC 行业的紧缺技术人才之
一。集成电路版图设计国家职业资格设“中级、高级、技师和高级技师”4个等级，分别是版图设计员、助理版图设计师、版图设计师、高级版图设计师。
由于集成电路版图在集成电路中扮演非常重要的角色，所以凝结了设计思想和研发技术。集成电路版图具有无形性，版图设计中的器件配置和布局设计是抽象而无形的，而且这种设计的结果可以被现在的反向工程来得到集成电路的版图设计，从而了解电路的功能、设计思路和方面等技术成果。所以未来保护版图设计者的脑力劳动成果和技术创新积极性，需要并且应该对集成电路的版图设计进行知识产权的保护。世界知识产权组织的《关于集成电路的知识产权条约》对版图设计的知识产权也进行了保护。
第二章 版图设计软件
我们在学习版图设计理论知识之后，对版图的知识有了一个大致的了解，但是，版图设计所需的软件是必须的，这是我们画版图必须要用的，因此对版图软件的认识非常重要。这一章节对版图软件作一个简单的介绍。
2.1 集成电路版图设计软件概述
集成电路版图设计软件有很多种，每个公司所用的电路版图设计软件也会不尽相同，画版图所用的软件比如有virtuoso ，Cadence ，Tanner 等。
我画版图所用的软件是Tanner ，因此，我将重点介绍一下Tanner 软件，Tanner 集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit ，T-Spice ，W-Edit ，L-Edit 与LVS ，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro 是Tanner EDA 软件公司所出品的一个IC 设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC 设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC 设计软件。L-Edit Pro 包含IC 设计编辑器(Layout Editor) 、自动布线系统(Standard Cell Place & Route) 、线上设计规则检查器（DRC ）、组件特性提取器（Device Extractor）、设计布局与电路netlist 的比较器(LVS)、CMOS Library 、Marco Library，这些模块组成了一个完整的IC 设计与验证解决方案。L-Edit Pro 丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
2.2 Tanner 软件的L-Edit 介绍
L-Edit 是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-Edit 命令。
(1) 文件和单元
使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可以有任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独立，单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元由矩形、图、直线、多边形和技术层端口组成。
(2) 层次
完全层次性的单元可以包含别的单元的连接件。一个连接件是一个单元的“拷贝”；如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。
L-Edit 对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包含别的连接件。这样就形成了单元层次。在层次结构中可以有任意级。
L-Edit 不能用于分离的层次结构，连接件和基元几何图形都可以存在于层次结构的任意级中的同一单元内。
(3) 单元设计
L-Edit 是一个低层次的，全定掩模编辑器，该编辑器不能执行层的自动转换。
(4) 层规划
L-Edit 是一个高层规划工具。用户可以选择要显示的连接件，它显示一个边框，中间显示单元名，也可以显示掩模几何图形。使用内部隐藏时，可以操作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基元的几何图形的命令。
(5) 文件格式
L-Edit 能输出两种掩模布局交换格式（CIF,GDS Ⅱ）以及Tanner Research公司的二进制数据库的格式TDB （Tanner Data Base），L-Edit 能够读取CIF （Caltech Intermediate Form）和TDB 文件。
2.3 L-Edit 具体使用讲解
下面的所有操作都是建立在WINDOWS 下的Version 7.12基础之上在安装好Tanner 软件后，会出现如下几个版图设计软件的应用快捷图标如图2-1：
图2-1 快捷图标键
我们需要绘制所需的电路原理版图，需要单击需要单击第五个图标L-Editv11.1，然后会出现如下图所示的版图设计界面：
2.3.1 L-Edit 屏幕
（如图2-2所示）分三个主要部分:方式杠，菜单杠，工作区
图2-2 L-Editv11.1窗口编辑区
2.3.2 方式杠
是屏幕左方的垂直空间，它显示了当前L-Edit 操作的信息。显示的信息包括文件和单元名，层色和色彩选择，画绘图工具和鼠标功能。鼠标键功能的区域在状态或选择有变化的情况下会自动更新，以反映鼠标的当前功能。
2.3.3 菜单杠
是屏幕顶部的水平空间，在菜单杠中可以看到下拉式菜单标题的名字File, Edit, View, Draw, Cell, Setup, Tools, Windows, Help （如图2-3），每个菜单都为L-Edit 功能列出了指令。鼠标允许用户显示一个菜单以及选择一个执行指令。
图2-3 L-Editv11.1窗口中菜单栏中部分功能标题项 以下是对各种菜单及其功能的简要描述：
File 菜单为读写设计文件和打印提供指令
Edit 菜单提供了主要的编辑指令
View 菜单为操作或修改工作窗口提供了指令
Cell 菜单为开、关及各种操纵单元提供了指令
Setup 菜单提供了一些指令，这些指令控制者不同的定制选择，如调色板，层设置等
Tools 菜单为主要的实用程序，如设计规则检验器（DRC ）, 布线器（Place and Route ）
Windows 菜单为浏览窗口
Help 菜单为帮助文件
2.3.4工作区
是屏幕上的其他部分，它定义了一个可以建立、观察和编辑目标的窗口。L-Edit 窗口可以移动到一个新的布局区里或能增大它的放大率以及包含一个更大的区域。可以根据所需细节的多少的情况来使用这些技术来观察整个布局区。
2.3.5使用鼠标
基本的L-EDIT 是通过鼠标来完成的，指、点、拉这些基本的鼠标技术允许用户建立、移动以及选择目标，还允许从L-EDIT 下拉菜单中选择指令。
2.4 基本对象编辑
2.4.1 L-Edit 支持对象
L-Edit 支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。
L-Edit 不能对用户绘制的图形进行修改。L-Edit 是面向对象的设计工具，而不是位图编辑器。
2.4.2 选择技术层
单击屏幕左边用于技术层选择的彩色正方形中的左鼠标键。彩色正方形将凹陷以确定当前层，用户生成的所有目标将在这一层中绘出。
2.4.3 隐藏和显示层
当指向层区中的某一技术层时，击中鼠标右键时，会
弹出有关改层及所有层的隐藏、显示等各种选择。
2.4.4 特殊层
L-Edit 包括许多为自身使用的专用层，这些层与L-Edit 环境中的多种结构相对应，栅格、起点、拖动框、单元轮廓和错误的出现是可以控制的，就像控制几何图形层那样。
2.5 基本设计编辑
介绍用于建立和编辑作为整个IC 布局的基本模块的设计单元的基本函数
2.5.1 单元的构成
单元主要由两大部分组成，单元基元（primitives ）是描述单元功能的实际单
元内容和目标。单元连接器（instances ）将单元与其他单元连接起来。一个连接器包含了两个单元连接时的位置和方向信息。在有效设计中，单元、它们的基元和连接器结合在一起，构成了一个倒置的数状层次结构。
2.5.2 单元的使用、打开、及拷贝
可以在Cell 下拉菜单栏中进行使用单元，打开已存单元，编辑新的单元和拷贝单元等的有关操作。
2.5.3 连接元件
单元连接件（instances ）用于将单元放到布局中特定的位置和方向构造单元布局。这样如果一个单元在设计中多次用到，改变那个单元可以一次完成，这种改变将反映到那个单元的所有连接元件上。
2.5.4 显示单元和连接单元
在L-Edit 中可以用View 菜单下的Show/Hide inside 命令来显示两个连接起来的单元的关系。
2.5.5 追加单元(Append)
Append 命令可用于把一个单元拷贝到另一个存在的单元上，追加命令可以拷贝单元的连接元件和基元，并把它们和目标单元连接起来。
2.6 颜色及调色板的设置
2.6.1 层配置
L-Edit 支持无限多的设计层，每层的物体图案都用唯一的一种颜色和点阵图案进行填充，且可以根据需要改变。在Setup 菜单的Layer 命令还可以用来编辑当前设计文件的层结构，而且还可以修改生成屏幕层的颜色、图案，如图2-4
图2-4 层结构定义
2.6.2 调色板配置
L-Edit 的调色板包含256种不同的颜色，要修改颜色调色板，可从Setup 菜单中选择Palette 命令。
2.7 设计规则检查
L-Edit 允许使用设计规则检查器（DRC ）来检查一个单元中的元素中有那些
与几何约束冲突。这些规则的准确性质取决与制造你所设计的芯片的厂商所作的
规定。例如一个设计规则可能是对某个层上两个分离物体之间的最小距离的要
求，可以据此要求设置参数，然后执行DRC 来检查设计是否与规则冲突。设计
规则可以用Setup 菜单下的DRC 命令设置，以图2-5为例，
图2-5 N_well 最小宽度参数的设置和定义
2.8 小结
以上对 Tanner 软件的L-Edit 的界面作了简单的描述，对L-Edit 有了
一个初步的认识，这对后章节绘制版图做了基础性的铺垫。
第三章 版图设计基础
3.1版图设计规则
集成电路的制造必然受到工艺水平技术的限制，受到器件物理参数的
制约，为保证物理参数的制约，为保证器件正确工作和提高芯片的成品率，
要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片
厂家提供。设计规则（design rule）是版图设计和工艺之间的接口。符合设
计规则的版图设计是保证工艺实现的第一个基本要求。
有分别以μm （micron ）和以λ（lambda ）为单位的两种设计规则。以
μm 为单位的设计规则则是一种绝对单位，以λ为单位的设计规则则是一种
相对单位。如果一种工艺的特征尺寸为s μm ，通常选取λ值等于s/2μm 。
选用λ为单位的设计规则主要与MOS 工艺的成比例缩小相关联。人们可以
通过对λ值的重新定义很方便的将一种为工艺设计的版图改变为适合另一
种工艺的版图，大大节省了集成电路的开发时间和费用。集成电路版图上
的基本图形仅限于正多边形（rectilinear polygons），即由水平和垂直线
段构成的封闭图形，但有些工艺准许带45°角的多边形。
设计规则主要包括各层次的最小宽度、层与层之间的最小间距以及最
小交叠等。
3.1.1 最小宽度 （minwidth ）
最小宽度是指封闭几何图形的内边与外边的最小距离，如图3-1和图
3-2
图3-1 最小宽度定义
3μm
图3-2 metal 1 最小宽度为3μm
再利用DRC （设计规则检查时）对版图进行几何规则检查时，对于宽
度低于规则中指定的最小宽度的几何图形，该软件将给出错误的提示。
表3-1列出了某CMOS 工艺中各版图层的线条最小宽度。
表3-1
某CMOS 工艺中各版图层的线条最小宽度
层（Layer ） 最小宽度（minWidth ）
单位：0.2μm
N阱（n well） 扩散层（2
多晶硅（poly ） 有源区（Active ） 接触孔（contact ）×2（固定尺寸）
第一层金属（metal ） 接触孔（vial ）×2（固定尺寸
第二层金属（metal2） 第二层多晶硅（Electrode ） 接触孔（vial2）×2（固定尺寸）
第三层金属（metal3）
3.1.2 最小间距（minsep ）
最小间距指各几何图形外边界之间的最小距离，如图3-3所示。
图3-3 metal 1与metal 1 之间的最小间距为3μm
图3-4是违反设计规则最小间距的图例：
图3-4 违反最小间距规则
通过DRC 检查，将会出现如图3-5所示的系统的错误提示。
图3-5 metal 1与metal 1 之间的最小间距应不小于3Mircons
图中给出了错误的地方：metal 1与metal 1 之间的最小间距只有1.5Mircons
表3-2列出了某一型号0.35μm cmos工艺版图各层图形之间的最小距离
表3-2 0.35μm cmos
工艺版图各层图形之间的最小距离
最小宽度
（minsep ） 单位0.2μm
n_lpuls_select
3
3.1.3 最小交叠(minoverlap)
交叠有两种形式：
(1)一几何图形内边界到另一图形的内边界长度(overlap)，如图2-6
所示：
图3-6 overlap
(2) 一种几何图形外边到另一种几何图形的内边界长度(extension)，
如图3-7所示：
图3-7 extension
对于图3-6的情况，我在画版图时几乎没有遇到那类的，但是对于图
3-7所示的最小交叠情况遇到的比较多，对于图3-7的交叠情况可用图3-8
和图3-9所示的情况来真实的感受一下：
图3-8 contact（接触孔）与metal1（金属一层）违反版图最小交叠规则
图3-9 contact（接触孔）与poly （多晶硅）违反版图最小交叠规则
表3-3列出了某型号0.35μm CMOS 工艺版图各层图形之间的最小交叠。
表3-3 某型号0.35μm CMOS
X n_well active poly p_lpuls_select contact metal1 vial1
Y n_lpuls_select
n_well 6
Active
Poly 2
p_lpuls_select 2
n_lpuls_select
Contact 1.5 1.5 1
metal1 1
vial1 1
3.1.4 版图检查
虽然版图在设计规则中一直按照特定的电路图展开，并遵循一整套的
设计规则，但是当版图完成时还可能存在一些由于人为各种因素的影响（比
如眼睛疲劳）而出现一些错误，特别是大规模集成电路尤其如此。
其原因很简单，大规模集成电路的版图是成千上万个元件和几何图形
的有机组合体，在设计过程中有成千上万次的操作，忽略、添加和错误在
所难免。于是版图的检查对于设计一个能正确实现预定功能的集成电路是
非常重要和必要的。
版图检查的任务大小分为三个过程：设计规则检查（DRC), 电路规则检
查（ERC ），版图和电路图对照（LVS ）。
对于设计规则检查（DRC) ，每种集成电路工艺都有一套贯穿于整个制
造过程的技术参数，这些参数通常由所用的设备决定的，或者通过实验测
量得到的。它们可能是极致、区间值或最优值。另一方面，为了实现在芯
片上的测试和封装，焊盘要有适当的大小和布局。根据这些参数，工艺厂
家会制定出一套版图设计规则。每一个版图都应该遵循确定的规则进行设
计。在画版图的过程中要不时的进行设计规则检查。没有设计规则错误的
版图是技术上能够实现芯片功能的前提。
设计规则检查（DRC ，design rule check)的任务是检查发现设计中的
错误。运行DRC ，程序就按照相应规则检查文件运行，发现错误时，会在错
误的地方做出标记（mark ），并且做出解释，这样设计者就可以根据提示来
进行修改。
3.2 基本器件的版图设计
3.2.1 图元
从理论上讲，根据3.1节将讲的设计规则内容，就可以画版图了。但
是，仅根据这些规则来设计版图，还是难以入手的，因为电路所涉及的每
一种元件都是由一套掩膜决定的几何形状和一系列物理、化学和机械处理过程的有机组合。这些组合工艺线开发的结果，对版图设计着来讲，工艺
能够制造的有源元件和无源元件的版图应该作为工艺图形单元库，简称为
图元库，是事先从工艺厂家得到的。必要时，必要时，设计者需要建立自
己相应的图元库。这里之所以称为图元（instace ），而不是元件（element ），
原因在于图元是一些不具备电路功能的图形结合。
图3-10 不同种类的图元
从L —Edit 窗口中可知有图3-10的图元，在画版图时，根据自己的需要
调用不同的图元，通过相应的组合、排列位置以及符合设计流程就可以画
出你所设想的电子基本元器件甚至各种电路。
3.2.2 基本MOS 管的版图设计
1. NMOS基本的版图设计
在L-Edit 界面的版图编辑区，一般设定下图为版图设计的衬底，该衬
底为P 衬底，如图3-11
图 3-11 以P 衬底为准的编辑区
图3-12为一NMOS 的剖面图：
S G D
图3-12 NMOS剖面图
(a) 首先要在状态栏中单击setup ，找到design ，并单击，打开后现
出图3-13的窗口，在technology 中可设定编辑窗口中两最小格点之间的
距离，一般设定微米（μm ）但也可根据设计者的要求确定其两小点之间最
小距离。画一般教学试验性版图，可设定为μm 。
图3-13 可设定两小格点之间的距离
(b) 再在p 衬底上画出适当的n_slect， 如图3-14所示：
图3-14 P衬底上的n_slect区域
(c) 在n_slect内，再选择（N ）型有源区(active)：图3-15
如图3-15 画出有源选择区并进行DRC 检查
同时用DRC 检查版图设计是否有错，如果没错会出现图3-15第二幅图的画面。
(d) 然后画出多晶硅（poly ），根据栅长和栅宽的确定而确定栅极的大小， 然后进行DRC 检查 。 图3-16所示：
图3-16 红色图元为多晶硅（poly ）
(e) 确定源极和漏极 源极和漏极应该在有源区（active ）内，同时确定栅极的接触点，而且有一定的规则，需要用图元active contact（有源区接触孔）和图元poly contact （多晶硅接触孔），画出后进行DRC 检查是否有误。 画出如图3-17图形如下：
图3-17 各极孔的接触点
(f) 用第一层金属（metal1）与各极接触孔点连接，如图3-18所示：
图3-18 接触孔与金属线的连接
最后进行DRC 检查，确定无误后，可确定一个最基本的NMOS 器件版图初步完成。
2. PMOS基本的版图设计
一个最基本的PMOS 版图和NMOS 版图大致步骤差不多，但制备NMOS 的衬底是P 衬底，制备PMOS 的衬底是N 衬底这一原则。而版图编辑区的衬底的P 衬底，因此画PMOS 版图时需要一个合适区域的n_well，再画p_select，其PMOS 的剖面图如下图3-19所示：
SiO2
型active
图3-19 PMOS内部结构剖面图
下图是根据图3-19 PMOS的原理画出的版图：如图3-20
P 衬底
P_select
active
Poly
图3-20 PMOS版图并进行DRC 检查
最后运行DRC ，检查是否有错误，没有错误就成功的绘制了一个最基本的PMOS 版图。
值得一提的是，图3-19的NMOS 器件版图和图3-20的PMOS 器件版图是默认源极和衬底相连接的版图，但是，往往有许多电路MOS 器件的源极与衬底不是连接在一起的，例如一个与非门电路，其NMOS 串接，如图3-21(a)所示：
图3-21(a)串联的NMOS 图3-21（b) 显有衬底的NMOS
由图3-21（b) 可知，NMOS 器件M5的源极和衬底并没有连在一起。此时需要将连有衬底的NMOS 的版图体现出来，其画法为图3-22所示：
图3-22 带有衬底的NMOS
而连有衬底的PMOS 器件的版图基本画法如图3-23所示：
图2-23 带有衬底的NMOS
3.2.3 基本电阻的版图设计
在L —Edit 环境下COS 工艺可用的电阻有多晶硅电阻、有源区电阻和阱区电阻。三种电阻的计算公式均为：R=[(l+2Xd ）/(w+Δw)]×Rsh +(2/n)Rcon ，式中，R sh 为方块电阻值：l （L ）和w 分别为体电阻的长与宽；R con 为单个接触区形成的电阻值；n 为接触孔的个数。
(1)
图2-24 多晶硅电阻
其剖面图如图3-25：
(2) 阱区电阻的版图设计
一般N 阱电阻比较常见，在N 型电阻中进行N+扩散，该扩散区与有源区形成N 型有源区，有源区再通过接触孔和金属连接形成欧姆接触，而金属构成了电阻的两个电极。其画法如图2-26：
图3-26 N阱电阻版图
(3) 有源区电阻
N +有源区电阻版图如图3-27：
图 3-27 N+有源区电阻版图
3.2.4 基本电容的版图设计
MOS集成电路中的电容几乎都是平板电容。平板电容器的电容表达式： C=ε0εox WL/tox ，式中，ε0εox 是单位面积的栅氧化层电容；ε0是真空电阻率，其值为8.85×10-14F/cm²；εox 是栅介质二氧化硅的相对介电常数，其值为3.8～4，一般去3.9；t ox 是栅氧化层厚度，一般由硅片加工厂提供；W 和L 是平板电容器的宽度和长度，其乘积为电容器的面积。
以多晶硅和扩散区（或注入区）组成的电容器为例，在淀积多晶硅之前，现在下电极板进行参杂然后用常规工艺生长栅氧化层和淀积作为上电极的多晶硅。其版图设计如图3-28所示。
图3-28 电容器版图
图3-28中，多晶硅和扩散区（active ）组成的电容器。对于双层多晶硅组成的电容器和金属和多晶硅组成的电容器就不再画出了。
3.2.5二极管的版图设计
PN 结是构成二极管的核心部件，只要在PN 结的P 区和N 区分别加上电极，PN 结就构成了二极管。PN 结也是构成集成电路的基础，无论哪种类型
的集成电路，芯片内部有很多PN 结，例如一个PMOS 管的P +源区和漏区与存底就形成了两个PN 结。在标准的CMOS 工艺中，可以制成两种类型的PN 结：一种是在P 型衬底中，另一种是在N 阱里面。
二极管的主要作用是保证电流的单向导电性，可以做器件之间的隔离。在MOS 集成电路中，二极管主要为静电放电（ESD ）保护使用。
图3-29为一个二极管的版图，这是一个在N_well型中N 区和P 区构成的二极管。
图2-29 N阱二极管PN 结版图
在画二极管版图时要注意二极管的面积，由于流过二极管的电流大小和二极管的面积成正比，因此二极管的面积要适当选择，不能太小。
上述介绍的是常见器件的版图基本设计，此外，还有许多各种类型的版图器件，比如像电感，HBT （异质结双极性三极管），GaAs 类型的晶体管等等，由于自我水平有限，都未画出其版图。
3.3小结
设计基本元器件的版图，不仅需要知道L-Edit 软件的使用，还要掌握各个元器件的基本结构原理与工作原理以及对器件的剖面图、左视图、正面图识别，这样，在版图设计的时候心里就有一个大致的方向，画起来就比较的容易。
在这张节中，画基本元器件的某些版图时，出现了多个金属接触孔，这是因为让金属线条和有源区能够充分的接触，能够进行高速率的导电，同时可以防止在工艺加工时某个接触孔接触不良而发生的断路现象。不是说画的孔越多越好，也需要进行综合考虑，比如器件的版图设计大小对于材料成本是否划算等，这些通常需要厂家的准确预算。
对于简单的版图设计，可以画出器件版图后进行DRC 检查，但是对于复杂的器件，必须画一步进行一步DRC 检查，不能画完后进行检查，因为
大规模集成电路版图是成千上万个元件和几何图形的有机组合，设计过程中有成千上万次操作，如果某个器件的版图因为DRC 检查出错，而修改，则许多器件的版图需要做出相应的调整，不然制作出来的器件将达不到厂家预想的目的。
在画有些版图的时候，电路图要求栅长和栅宽比较小，而各接触孔的大小事不变的，这就需要一定的技巧。比如说，我画一个栅长为3微米，栅宽为4微米的一个基本NMOS 版图，如图2-30所示。
图 2-30 栅长和栅宽较小的时的版图
第四章 主从JK 触发器的版图设计
4.1 主从JK 触发器
主从JK 触发器是在主从RS 触发器的基础上组成的，如图4-1所示。 在主从RS 触发器的R 端和S 端分别增加一个两输入端的与门U1和U2，将端和输入端经与门输出为原S 端，输入端称为J 端，将Q(out)端与输入端经与门输出为原R 端，输入端称为K 端。
S
Q
R Q
图4-1 主从JK 触发器原理图
由上面的主从JK 触发器电路可知，，R=KQ，将R 和S 的等式带入主从RS 触发器的特征方程（Q n+1n ）可得：Q n+1，当：
J=1，K=0时，Q n+1Q n
J=0，K=1时，Q n+1=0
J=K=0时，Q n+1=Qn
J=K=1时，Q n+1=Qn
由以上分析，主从JK 触发器没有约束条件。在J=K=1时，每输入一个时钟脉冲，触发器就翻转一次。触发器期的这种状态称为计数状态，由触发器翻转的次数可以计算出输入时钟的脉冲的个数。其状态转移真值表如表4-1所示
表4-1
设在J=K=1时，cp 是一时钟信号的波形图如图4-2所示：
J=K=1
Q Q
图4-2 由时钟信号产生的输出波形
4.2 主从JK 触发器组成分析
用Orcad 在进行仿真之后，能得到图4-2所示的波形图，这样，主从JK 触发器的数字模块电路设计基本完成，由图4-1可知，主从JK 触发器需用10个与非门电路，1个非门电路。
4.2.1 非门电路
1. 非门内部元器件组成及电路图
非门又称反相器，因CMOS 反相器功耗低，耐用等优点而使之得到广泛的应用，CMOS 反相器是组成集成电路最基本的单元之一。它是由一个增强型PMOS 管为负载和一个增强型NMOS 管为驱动管串接而成，图4-3(a)为orcad 软件中非门电路符号，图4-3(b)为其CMOS 反相器电路图。
图4-3(a)非门电路符号 图4-3(b)CMOS反相器
由图4-3(b)可见，两管的栅极并联作为输入端，漏极连在一起作为输出端，PMOS 管的衬底和源极连在一起接电源的高电位(直流电压正极）) 端，NMOS 管的衬底和源极连在一起作为电源的低电位端(接地端) 。当IN 为高电平(1)时，M1截止，M2导通，当IN 为低电平(0)时，M1导通截止，M2截止。
2. CMOS反相器的版图设计
在第三章中已经分别介绍了NMOS 和PMOS 版图的基本画法，再根据图4-3(b)，我们可以画出反相器的版图，如图4-4所示：
图4-4 CMOS 反相器版图
图4-4是一个结果DRC 检查过的版图，没有违反任何尺寸规则的错误。在画出反相器的过程中，也遇到了一些问题：
(1) 比如说画版图不够熟练，要不断的去参照原理图，画起来速度较慢。 (2) 没有掌握好有源区（active ）到N-well 的距离，即违反了最小交叠的原则，往往会出现较小的尺寸差别，如图4-5所示。
(3) 画出每一层的版图都要进行DRC 检查，否则画到最后可能会出现很多版图设计规则的错误，如果画完再改将会浪费很多时间和精力。
(4) 对于反相器中元器件的版图金属线的连接，如果按最初画出的形状进行连接，可能会走不必要的弯路，比如说，金属线走线的不好，会造成厂家制作成本大打折扣，同时也要考虑尽量保证较少的金属层，尽量避免
和减少较差重叠，不然对该元器件的性能也产生不良影响。
图4-5 最易犯交叠错误
对于一个MOS 管的合理布局，也是重要的，在必要的情况下，要对某个MOS 管的版图进行上下左右的对换调整，以下面的图例进行说明：
最初画出的NMOS 和PMOS 版图如图4-6所示，
图4-6 通过DRC 验证的两个MOS 管版图
但是端口连接和布局的时候，要将版图的位置进行改变，已达到自己较理想的布局界面，在L —Edit 窗口的菜单栏中，有一组图标是用来专门对所圈中的版图进行左右、上下的位置调换的，如图4-7所示。
图4-7 菜单栏部分图标的功能
以实际的版图进行举例说明，如图4-8、4-9、4-10所示：
G G
S
D D
图4-8 NMOS 管进行左右对等调换
图4-9 NMOS 管进行上下对等调换
图 4-10 PMOS按逆时针方向进行位置变换
4.2.2 与非门电路
1. 与非门电路及组成
以两输入与非门为例，其电路符号如图4-11所示。
图4-11 两输入与非门
图4-12为两输入端CMOS 与非门，它由两个串联的驱动管MN1,MN2
图4-12 CMOS 与非门电路
和两个并联的负载管MP1，MP2所组成。
当输入A,B 均为高电平时，MN1,MN2导通，MP1，MP2截止，输出
低电平；当输入中一个（如B 端）为低电平，则对应的驱动管MN2，负载管MP2导通，输出为高电平，因此该电路具有与非功能，即。
2. 两输入与非门版图设计
首先要画出两个PMOS 和两个NMOS 版图，根据自己的设想，摆放
MOS 管版图的位置，以便金属线的连接；同时要考虑尽量节省编辑区的空间位置，输入输出端尽量不要交叉，以免影响器件的性能，并且要进行DRC 验证。经过DRC 验证的与非门版图如下图4-13所示。
图4-13是经过多次对几个MOS 管版图进行布局配置而得出的。而对于同样
是与非门图4-14的图，就存在有明显的缺陷，在性能和DRC 规则相当的情况下，图4-14的与非门版图占用太多的窗口编辑区，不够紧密，对于在画上万个元器件版图的时候，将会造成很多空白区，这将给制造芯片厂商在制造成本上将大大增加，因此版图设计时，在其版图布局配置上是相当重要的。
图 4-14 结构布局不合理的与非门版图
4.3 主从JK 触发器的版图设计
从图4-1主从JK 触发器的原理图可知，该触发器由10个与非门电路
和一个非门电路组成，将10个与非门电路和1个非门电路用orcad 软件中
的MOS 管代替，并绘制出来，并且对其进行仿真，将得到如图4-15所示的电路原理图。
图4-15 主从JK 触发器电路原理图
通过 图4-15的原理图，我们将10个与非门电路的版图和一个非门电
路的版图进行合理布局、连线，再进行DRC 验证，将可初步完成版图的设计。值得注意的是，在绘制每一个MOS 管的时候，都要知道MOS 管的各个参数，特别是栅长和栅宽，用以确定poly 层的面积大小。最初绘制的主从JK 触发器版图电路如下图4-16所示
Clk k J
Q
图4-16 最初的触发器版图设计
由于图4-16中的版图设计存在不足(比如说每个版图器件的衔接距离过
大、不够紧密，线路连接宽松、不紧凑，利用等电位点有些连线可缩短连接距离以简化线路的布局等) ，因此，对版图进行重新设计、线路优化布局以后，画出了该电路图最终版，如图4-17所示。
Clk K J
Q Q
图4-17 重新的布局的JK 触发器电路版图
这样，通过DRC 验证后，电路的版图基本完成，后续工作是进行电路
提取，电气规则检查（ERC ）和版图与电路图对照（LVS ），这三步的检验工作很复杂，同时由于个人的知识水平、精力和时间相当有限，这里就不再介绍了。
由于MOS 管较多，放大后的版图无法全部看完，只能将画好的版图进
行缩小，所以图4-16和图4-17许多接触孔连接处无法看到，像有源（active ）
孔和第一层金属（metal ）连接处、第一层金属和第二层金属（vial 1）的接触孔都无法看到，而第一层金属和第二层金属（vial 1）的接触孔又与第一
层金属和第二层金属交叉处易发生混淆，这只有通过原图放大才能看清楚。
通过图4-16和图4-17的对照，发现很多差别，其实两个图中版图连
接都正确，对两图进行其版图的DRC 验证，也没违反设计规则，但是图4-16中浪费了太多的版面，看起来不紧凑，线路布置有多余的，有走弯路的，而这些错误在设计器版图不改正时将会浪费制造厂家的材料成本，这是必须考虑的。当然，在布局过程中也遇到了很多不便，对于初学者来说，在画版图时要不断的和原理图进行对照，所需的时间和精力也比较多，画图较慢。
4.4 小结
通过对主从JK 触发器的版图设计，需要掌握很多相关的知识，因此做
如下一些总结：
(1) 对画版图的软件应该要有最基本的了解；需要对设计版图的电路
原理图能够认识，知道电路有什么功能及用途，但也不必太注重电路原理，这些由电路设计工程师负责；对于像MOS 管、电阻、电容等基本元器件的工作原理，它们的内部结构应该掌握，特别是MOS 管的工作原理，内部结构原理，对MOS 管的剖面图，俯视图和正视图都应该会看；需要懂得一些电路分析，模电，数电的知识；对于VHDL 和ORCAD 之类的软件要会一两种，这是用于电路版图设计的前端模拟仿真分析。
(2) 版图和工艺之间的关系：一些人认为画版图就是用几个颜色画一些
4-18 NPN 晶体管版图与工艺剖面图
简单图形，不知其所以然，其实在绘制平面版图时，要联系到版图在工艺流程中 的物理实现过程来学习，如图4-18 为一NPN 晶体管（左图为晶体管的版图，右图为工艺实现的俯视图），直观上看两种表现形式相去甚远，其实两者是同一个器件的两种不同的表现形式，两者是一一对应的关联。半导体器件是根据版图的设计要求和规则，通过工艺流程分多道工序来达到物理实现的，我们在学习画图的过程中，应该建立建立平面版图和工艺剖面图之间各物理位置上的对应关系，在L-edit 软件中的颜色原本并无实际物理意义，但在我们对这些颜色进行材料定义后，不同颜色就代表了具有不同物理性能的半导体材料，我们用L-edit 对之进行不同的组合就代表了不同的半导体器件，如图4-18 左图为晶体管的版图，这
是技术人员之间交流的工程语言，我们就可以将如图4-18 NPN 晶体管左边的版图，等同与右边的工艺流程俯视图，建立起这样的基本概念，才能对集成电路的制造过程中版图和工艺之间的关系有一个大体的了解。
(3) 电路图和版图之间的关系：在我们解决了版图和工艺之间的关系后，还有一个重要的概念需要建立，就是电路图和版图之间的一一对应关系(图4-12与图4-13就是电路原理图与版图的一一对应) ，如何将电路图转化为版图形式，首先要学习版图的设计规则，在版图设计规则允许的范围内，用版图来表示电路单元的一一对应关系，同时绘制的版图还要求符合工艺线的生产要求。
(4) 版图的布局、布线：掌握了版图设计的一般规律和不同工艺的设计流程后，才进入布局、布线阶段，布局、布线对我们来说也是一个难点，在最初我经常经常会碰到管脚线无法引出的问题，就是所为的版图设计问题，版图设计不但涵盖电路知识、工艺知识，还要有丰富的器件性能知识，才能设计出合理的、实用的版图。即使完成布局，走线也极不合理，合理的布线，能节省大量的芯片面积，这就需要我们反复练习，多看多实践，扎扎实实的掌握版图上的每一个层次和剖面图的对应关系，理解版图中层次先后顺序的意义。
(5)我们在学习软件的使用技巧时不会遇到太多的困难，但实际画版图时，往往会难于下手，难于把电路图用版图的形式表现出来，所以我们应该加强认识电路图和版图的对应单元图的力度，这是学习L-edit 软件应用的核心，往往需要比学习软件使用投入更多的时间。这时候也需要老师耐心的从多方面、多层次、反复讲解电路图、版图、工艺三者之间的对应关系，进行电路图和版图的单元对比，尤其要启发我们从物理意义上去理解，电路图和版图仅仅是集成电路设计过程中，两个不同阶段的不同表现形式，两者之间是有密切的内在联系，这是我们所要掌握的，只有掌握了相互对应关系，才能检查版图是否完整的表现了电路图的含意。还要注意版图层次的使用顺序，我曾看到过有同学不会画版图，照我的图进行COPY ，虽然最终画完了，但是画图的顺序却是不合理的，我们画图最好按照工艺顺序来进行版图绘制，每画一层都要明白图层的物理含意，这样就可避免初学的我们漏层、掉层的现象。虽然平面版图的绘制并无先后顺序的要求，但是在工艺实现过程中层次的先后顺序是有物理意义的，例如通过版图制作了7张光刻版，那么这7张版在工艺线上使用的先后顺序是绝对不能错的，必须按照隔离、渗杂（多次）、金属、钝化、封装这样一个工艺流程来进行生产，否则生产的肯定是废品。掌握了工艺流程和工艺要求后，我们可以先绘制一些简单的单元图，来加深理解电路图 – 版图 – 工艺流程剖面图，这样一个设计过程和相互的对应关系，对集成电路设计才能有更深的了解。
参考文献
【1】 曾庆元 集成电路版图设计 机械工业出版社 2008年
【2】 christopher Saint，judy Saint 集成电路版图基础—实用指南 清华大学 出版社 2006年
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【4】 唐德洲 数字电子技术 重庆大学出版社 2006年
【5】 王建明 pspice 电路设计与应用 国防工业出版社 2007年
【6】 水野文夫 唐野致和 图解半导体基础 科学出版社 2007年
【7】 王志功 沈永朝 集成电路设计及CAD 电子工业出版社 2006
【8】 李可为 何茗 杨新民 集成电路芯片制造原理与技术 本校教材
成都信息工程学院 光电技术学院毕业设计论文
致谢
首先要感谢母校四年来对我的培养，感谢xx 等老师的授课，他们的理论修养深厚和严谨治学态度一直鞭策着我，这在以后的人生道路上将会给我带来帮助。
感谢在我毕业设计的整个阶段，xx 老师都给予了我指导和建议，使我受益颇多。
感谢我的父母和亲人，他们一直对我的关心和照顾是我不断奋发向上的动力。
由于时间关系，未能完成更多的版图设计和更深入的理论分析。同时由于本人的水平相当的有限，对其中的很多问题并未能作最全面的考虑和分析，而且分析中也可能出现错误，文中的不足之处，敬请各位老师和读者指正！
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