低频数字式相位测量仪制作报告
摘 要
本系统由低频数字相位频率测量仪，输入移相网络和数字式移相信号发生器组成。利用CPLD ，单片机控制模块实现了高精度的频率相位测量。数字式移相信号发生器采用直接数字频率合成（DDFS ）技术，输出频率范围宽，控制精度高。由于在DDFS 系统中采用了双D/A输出形式，信号幅度采用数字调节方式，输出信号幅度稳定。移相网络的输入采用了自动增益控制（AGC ），实现了高达48dB 的宽范围输入，实现信号的自动稳幅输出。此外，本系统友好的人机界面，合理实用的功能扩展，使整个系统更利于实际使用。
一． 方案设计与论证
1. 相位频率测量部分
方案一：
对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。将该正弦送入单片机系统，对信号的脉宽进行测量，经计算得到输入的两路正弦信号的相位差。单片机系统直接对过零比较后的方波信号计数，得到输入信号频率。经单片机系统处理后，显示测量结果。此方案电路相对简单，容易实现，但是受到单片机工作速度的限制，精度不高。
方案二：
对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。由CPLD 对相位差脉冲信号和频率信号进行计数，将计数结果送入单片机，单片机经过简单计算后显示测量结果。此方案可以提高系统的测量精度，单片机要实现的功能相对简单，可以实现友好的人机界
面。缺点是电路相对复杂，成本较高。系统框图详见图2-1。 综合考虑，这里采用了方案二。
2. 移相网络部分
方案一：
直接采用题目中提供的参考电路。此电路实现简单，但对于不同幅度的输入信号，不能做到自动稳幅输出。对于小信号输入，无法满足题目输出峰-峰值0.3～5V 的要求，除非采用可变增益放大器，在没有单片机控制的情况下，显然带来诸多不便。 方案二：
以题目中提供的参考电路为基础，在信号输入前端加入自动增益控制电路（AGC ），以适应各种幅度的信号输入。对于不同输入频率下，阻容网络的切换，采用CD4052模拟开关，避免了机械开关的接触不良等问题。并且考虑到实际情况，增加一个自定义移相频率的模式。输出采用运放跟随，增强驱动能力。虽然此电路比方案一复杂，但功能比较完善，适合实际使用。
在这里，采用方案二。该方案系统框图详见图2-2。
3. 数字移相信号部分
方案一：
参考信号发生采用单片压控函数发生器。将参考信号整形为方波信号，并以此信号为基准，延时产生另一个同频的方波信号，再通过波形变换电路将方波信号还原成正弦波信号，以延时的长短来决定两信号间的相位值。这种处理方式的实质是将延时的时间映射为信号间的相位值。ICL8038可方便的产生频率可变的正弦波以及实现数控频率调整，但是其频率稳定度低，步长控制难以达到理想效果。延时时间可以利用高速晶振来精确获得，在20KHz 时，只需要7.2M 的晶振即可以达到题目要求的1°步进值。此方案硬件电路比较复杂。
方案二：
采用DDFS 数字频率合成技术。通过CPLD 和单片机相结合的方式实现对频率的控制。两套DDFS 发生器通过预置双口RAM 起始地址来实现0～360°相位差。通过双D/A形式实现数字调节输出峰-峰值。D/A输出滤波采用开关电容滤波器，其中心滤波频率可由电
路外加时钟控制。在单片机的控制下，频率相位步进，峰值调整，频率，相位差预置等都可以很容易的实现。整个系统在纯数字下实现了设计的各项要求，各个受控量可以很容易的实现数字控制。原理框图详见图2-3。
综上，采用第二种方案。该方案原理框图详见图2-3。
二． 系统原理框图
经过对系统相位频率测量部分，输入移相网络和数字式移相信号部分的设计比较，在满足系统指标的基础上，力求方案达到可实施性强，功能完善，精度高的要求。
1. 相位频率测量原理框图
图2-1
2. 相移网络原理框图
图2-2
3．数字移相信号发生器原理框图
图2-3
三． 主要电路设计与计算
1. 单片机小系统（电路图详见附录）
系统板的设计以8051单片机为核心辅以RAM 、ROM 构成。为了使系统更加灵活，在系统板上集成了一块可编程逻辑器件EPM7128。该器件可
用来扩展I/O口和分配各个外围器件的地址空间，并且可以方便实现各种逻辑，来满足外围器件的各种时序要求。由于其速度较高，可以完成一些高速的数据采集等工作。
单片机系统是整个系统的核心，它完成人机界面、系统控制、数据分析、处理、变换，是协调整机工作的控制器。CPLD 完成采集控制逻辑及显示控制逻辑。由单片机控制CPLD 测频和测相位，处理接收的数据，显示输出。
为了保证系统的稳定可靠，系统板上加入了X5045看门狗芯片。该芯片内部集成了256Byte 的FLASH-ROM ，非常适合那些要求掉电期间保护少量数据的系统。
考虑到键盘应用的灵活性，键盘接口没有采用HD7279这类专用芯片，而用一片89C2051单片机专门负责4³4键盘的扫描，当发现有键按下时，它给主CPU 发送一个中断，并且送出数据，数据通过CPLD 发到主CPU 的数据总线上。当主CPU 响应中断后，读入数据并判断键值。由于是我们自行编写程序，各个键盘功能可以随时更改。在实际应用中非常灵活。
显示器件采用的是LG 公司出品的型号为LG128643的点阵液晶。该液晶块使用方便, 易于编制易懂的中文分级菜单界面，人机交互性好。液晶的控制采用总线控制方式，不占用I/O口，通过系统板上集成的一块可编程逻辑器件EMP7128，来满足液晶对时序的各种要求，以实现液晶的总线模式控制。
2. 数字相位频率测量仪
测量频率与相位差，用可编程逻辑器件EPM7128LC84-15实现。测
量时可编程逻辑器件需要与单片机通信并显示实时测量数据，故将其做成单片机的外设，挂在总线上。通过并行方式利用控制字控制其完成测量频率﹑相位差﹑判断相序等功能。
1．前端信号变换电路
电平变换采用TL084和74LS04实现。详见图3-1。
图3-1
为了满足题中不同的电平输入要求和提高输入阻抗，将信号同相放大11倍后（当输入信号幅度较大时，放大后的信号会出现削顶失真，但这不影响下面的信号整形），由运放U4B 进行过零迟滞比较得到方波，经反相器整成TTL 电平，送往CPLD 进行测量。假设迟滞比较器运放U4B 输出低电平为12V （实际小于该值），则运放U4A 的输出信号幅值Vout 需满足
Vout R 2
=12R 3
，才能使迟滞比较器可靠
翻转。按照图中参数，可得Vout =1.88V，考虑到此信号是输入信号的11倍，故输入信号的最小峰值约0.2V ，满足题目要求。事实上，增大R3，输入信号峰值还可以继续降低，但这样抗干扰能力亦会降低。
2．频率测量部分
频率测量一般有测量周期和直接测量频率两种方法，本题将两种方法结合使用，以达到较高的测量精度。
由于题目要求的是低频，故只将频率范围扩展到10Hz~35KHz，为了提高频率测量精度，我们将整个频段分为10Hz~5Hz和5KHz~35KHz两段，在10Hz~5KHz范围时测量信号周期，5KHz~35KHz范围时直接测量频率，取5KHz 为分界点的理论依据为用周期测量法测量时，频率越高误差越大，相反，直接频率法测量时，频率越低误差越大。基准时钟脉冲为20MHz ，在5KHz 时，周期测量法误差为
5⨯10
36
20⨯10
15⨯10
3
⨯100%=0. 025%
直接频率法的误差为
⨯100%=0. 02%
因此，以5KHz 为分界点进行频率测量，可使相对测量误差最大为
0. 025%，可达到所要求精度。
用周期测量法时，在CPLD 中生成一个24位的计数器，理论上可以测量到
20⨯102
24
6
=1. 19 Hz(20M晶振)
满足题目要求。原理如图3-2
图3-2
直接测量时，由CPLD 产生1s 钟的门控信号，此时仍用同一内部计数
器，只是计数器的CLOCK 端由基准时钟改接为被测信号，把计数器的CLOCKEN 端接到单片机的1s 门控信号，根据理论推算可以测量的最大频率为
21
2=2. 097MHz
远远超出了35KHz 的范围，满足设计要求。原理如图3-3
图3-3
3．相位差测量部分
题目要求的相位读数为0~359.9º，测量的绝对误差≤2º，故采取周期测法测量相位差。这样在35KHz 时的测量精度为
360
÷
20⨯1035⨯10
63
=0. 63
可以满足要求。当单片机测量相位差控制字有效时，CPLD 内部时钟的CLOCK 接到20MHz 基准时钟端，CLOCKEN 端接到原始信号与侧移信号的逻辑输出端，由于侧移信号由原始信号获得，所以频率是相等的，两个上升沿之间不可能超过一个信号周期，因此，可以采用下面的方法进行测量：当原始信号上升沿到达时，CLOCKEN 置高，开始记数，直到侧移信号的上升沿到达，将CLOCKEN 置0，锁定，计数器停止记数，单片机通过控制字将数据读回，计算后显示出相位差。原理如图3-4
图
3-4
在本系统中，CPLD 是作为单片机的一个外设来控制的，通过写入
不同的控制字，CPLD 实现不同的功能。 CPLD的内部只做了一个计数器，周期，频率及相位差数据都由同一个计数端提供，在完成不同任务时，计数器的时钟端CLOCK 所接入的时钟信号与时钟允许端CLOCKEN 所接的控制信号进行相应的切换，这样，就可以节省许多空间，使用一片PM7128LOC84-15完成该部分的制作。
3. 移相网络 1．AGC 电路
考虑到实际输入信号变化很大，在移相网络前端加入了自动增益
控制（AGC ）电路。在48dB 的输入范围内，均能达到题目的输出电
压要求，而不需要后级电路改变增益。我们采用的是由MPY634模拟乘法器构成的AGC 电路（图3-5）。MPY634是由德州仪器生产的一款
高性能模拟四象限乘法器。其输入输出函数关系为：
Vout =A ⎢
⎣
图3-5
⎤
-(Z 2-Z 1) ⎥
⎦
⎡(X 1-X 2) ⨯(Y 1-Y 2)
SF
其中A 为运放增益，可认为是无穷大。SF=10
按照图中连接形式，则其函数关系为：
Vout =10⨯
Z 2X 1
X1连接的是输入信号峰值检波放大1.5倍后的的电平，Z2接输入信号，故AGC 输出电压的峰值约为6.7V （即10/1.5）。峰值检波后的RC 阻容网络其时间常数约5秒，这是AGC 电路起作用的时间。
1． 相移电路及分析
题目中所给的移相电路的转移函数为：
Uo Ui
=
1-d -(SCR ) d +2SCRd -SCR
1-(SCR )
Ra R 1
2
2
其中d = (为图中可变电阻RES2的分压比)
相移函数为：
∆φ=arctg
(2d -1) CRw 1-d -d (CRw )
2
当d=1，正向相移最大，当d=0时，反向相移最大。
(2d -1) CRw 1-d -d (CRw ) (2d -1) CRw 1-d -d (CRw )
22
≥1 （d=1）
≤1 （d=0）
最后结果为CRw=1 ***
为验证理论分析的正确与否，将此电路在Multisim 2001中进
行仿真测试，所得仿真结果与理论值一致。相关仿真结果如下：
图3-6
d=0时的仿真结果。（幅度大的是原信号，幅度小的是移相后的信号） 可以清晰地看到移项后的信号相位落后约45°。
图3-7
d=1时的仿真结果。（幅度大的是原信号，幅度小的是移相后的信号） 可以清晰地看到移项后的信号相位超前约45°。
取.C 为0.01uF ，则当f=100，1K ，10KHz 时，R 分别为159.23K ，
15.92K 和1.592K 。
对应不同频率，需要切换相应的电阻网络。切换电阻网络采用CD4052模拟开关实现。通过对拨码开关置数，实现在不同频率下的相移。由于题目要求的只有三个输入频率，但实际中要求的移相频率很多，因此我们利用CD4052的第四个模拟开关，设计了自定义相移频率的模式。即可以根据公式***得到相应的R 值（C 值已固定，约8.5nF, 实测值）接入板上预留的接口，即可在使用者需要的频率点上实现±45°的相移，具有一定的实用性。这里C 为独石电容；移相网络中的各个电阻值由精密可调电阻得到。
原信号与移相网络信均经过可调电阻分压后跟随输出，具有一定的驱动能力。移相网络见图3-8。
图3-8
²133²
4. D DFS 数字移相信号发生器
数字相移信号产生模块的核心是CPLD 实现的DDFS 。程序初始化后，由单片机向RAM 写入所选择的波形表，然后向CPLD 输入预置的频率与相位差，输出控制字后，CPLD 开始产生一前一后两个地址序列，这两个地址分别作为双口RAM 的AB L 与AB R 进行读操作，读出的数据分别直接送至TLV7528数模转换芯片，经滤波后输出一路原始波形，一路侧移波形。
这里没有采用ROM 作为DDFS 的存储器，而是使用了一片IDT7132双口RAM 作为存储器，这样可以简化电路，同时也可以扩展输出不同的波形。但是需要每次开机都由单片机对其数据初始化，要解决总线冲突等问题，实现起来比较复杂。
1．DDFS 频率发生部分
相位累加器是DDFS 的核心，它是由一个N 位字长的二进制加法器和一个固定时钟脉冲取样的N 位相位寄存器组成的。相位寄存器的输出与加法器的一个输入相连，另一输入端是外部输入的频率控制字K 。这样，在每个时钟脉冲到达时，相位寄存器采样上个时钟周期内相位寄存器的值与频率控制字K 之和，并作为这一时钟周期的输出。频率控制字K 决定了相应的相位增量，相位累加器则不断的对该相位增量进行线性累加，当相位累加器加满时就会产生一次溢出，一个周期性的扫描动作就是DDFS 合成信号的一个周期。所以，输出信号的数学表达式为：
f o =
f c ⨯K 2
N
（f c 为晶振频率）
根据题目要求和扩展要求：频率范围是10Hz ～35KHz ，N=23位，采用12M 晶振，频率步进间隔为形在一个周期内可以有
12⨯102
23
6
=1. 43
Hz ，理论上在35KHz 时，所产生的波个点（实际采用256个点），经过开关
12⨯1035⨯10
63
=342
电容滤波器滤波后，输出波形失真很小。原理见图3-9
²134²
图3-9
2．相位差控制部分
根据题目要求，需要0~359 度的移相，相位差的步进值为1 ，并且要求可预置。所以在CPLD 内部又做了一个相位累加器，将一个输入端接到产生原始信号的相位累加器的输出端，另一个输入端连接到预置数据M ，这样，原始信号输出的地址从RAM 的00h 开始，而在同一时间移相信号的输出地址则从RAM 的Mh 开始，这样就完成了0~359 的数字移相。这里最小移相步进值为
3602
11
0. 18
。原理见图3-10
图3-10
3．数控幅度部分
幅度控制是通过双路，8位数字模拟转换器TLC7528实现。利用TLC7528内部两个独立的DACA 和DACB ，将DACA 的输出端的电压作为DACB 的基准电压源，由单片机控制输入到DACA 的数字量，从而实现了步进0.1V 峰－峰值的幅度调整。经电平平移后输出。其原理框图如图3-11。
²135²
图3-11
5．滤波部分
DDFS 输出的频率范围相对很宽，用一般模拟带通滤波器无论其中心频率f0为何值，均无法实现整个频带内实现滤波，一个经常使用的方法是分段滤波，但这样电路复杂，调试困难。开关电容滤波器克服了这个问题，用时钟频率控制通带中心频率，通带波动小，阻带衰减大，这里采用了集成电路LMF100实现了整个通频带的滤波。 其时钟信号没有采用传统的锁相环倍频，而是利用DDFS 输出地址信号的低二位得到
128倍频信号，经CPLD 实现的5进4出吞脉冲功能，得到约100倍通带频率的时钟脉冲信号。利用LMF100的滤波器A 和滤波器B ，分别对由DDFS 生成的两路进行滤波，由于两电路特性一致，由滤波所产生的相位差互相抵消，对设定的相位没有影响。考虑到实际元器件的偏差，最后测试结果仍能达到0.5 的移相精度。
参考LMF100的技术手册，采用图3-12的电路形式。
图3-12
²136²
滤波器A 相关参数公式如下（滤波器B 类似）：
f 0=G =-Q =
Fclk 100R 3R 1
（f=f0）
R 3R 2
这里取R1=R2=R3=10K.
在实际制作中，测量发现开关电容滤波器的输出信号是断续的，虽然频谱有所改善，但相比DDFS 直接产生的信号而言，从示波器上看，反而较差。 同时由于DDFS 的信号取样点较多，实际产生的信号失真很小，为此增加一个直通开关，即在DDFS 生成信号后加一小电容平滑后直接输出。具体选择何种方式输出，视实际需要切换。
四． 系统软件工程流程图
本题单片机工作量较大，整个程序用Keil-C51编写。 采取自下到上的调试方法，即单独调试好每一个模块后， 再连接成一个系统进行统调。
1. 相位频率测量部分软件流程图
²137²
图4-1
2. 数字移相信号发生器部分软件流程图 ⑴. 预置频率相位部分
²138²
图4-2
⑵. 键盘中断部分
²139²
图4-3
五． 系统调试及整机指标 1. 整机调试 2. 实际指标
（1）. 测试仪器仪表
1． 信号发生器 茂迪 FG503
2． 3 位半万用表 胜利VC890C+ 3． 数字存储示波器 Tektronix TDS2024
（2）. 系统测试结果
（3）. 误差分析
3. 总体评价
本系统从方案设计，理论计算，实际制作，软硬件调试等方面进行了紧张而又认真仔细的工作，实现了低频数字式相位测量仪系统，
²140²
该系统各项指标均达到了题目要求，并在此基础上有一定的发挥。考虑到系统的实用性，我们加入的一些合理实用的功能扩展，使整个系统更利于实际使用。由于工程经验的不足，加工工艺和板子的可靠性方面做得不是很好。
六． 结束语
经过4天3夜的努力，我们终于完成了本题的制作，在参数和功
能上进行了相关扩展和增强，较好地完成了题目的要求。在理论设
计计算方面，我们充分运用了我们所掌握的知识，力争做到更好。但在实际制作过程中，经常会卡在一些小问题上，说明了我们还是缺少实际的工程经验。通过此次大赛，我们队的每个成员都获益非浅，
Abstract
The system includes three parts: Frequency and Phase Measurement Instrument; Analog Phase-Shifter Network; Digital Frequency and Phase-Shifter Generator.
With MCU and CPLD used, Frequency and Phase Measurement
Instrument can measure the signals with high precision.
A AGC circuit is used in the Analog Phase-Shift Network.
Amplitude of the input signal is up to 48dB. The range it can shift is ±45°.
Based on DDFS technique, the Digital Frequency and
Phase-Shifter Generator can obtain high-precision, high-speed , wide-bandwidth and upgrade easily in the whole measuring and controlling. A switch- capacitance filter is used in the generater.
Keywords: phase-shift phase-measure DDFS
²141²
低频数字式相位测量仪制作报告
摘 要
本系统由低频数字相位频率测量仪，输入移相网络和数字式移相信号发生器组成。利用CPLD ，单片机控制模块实现了高精度的频率相位测量。数字式移相信号发生器采用直接数字频率合成（DDFS ）技术，输出频率范围宽，控制精度高。由于在DDFS 系统中采用了双D/A输出形式，信号幅度采用数字调节方式，输出信号幅度稳定。移相网络的输入采用了自动增益控制（AGC ），实现了高达48dB 的宽范围输入，实现信号的自动稳幅输出。此外，本系统友好的人机界面，合理实用的功能扩展，使整个系统更利于实际使用。
一． 方案设计与论证
1. 相位频率测量部分
方案一：
对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。将该正弦送入单片机系统，对信号的脉宽进行测量，经计算得到输入的两路正弦信号的相位差。单片机系统直接对过零比较后的方波信号计数，得到输入信号频率。经单片机系统处理后，显示测量结果。此方案电路相对简单，容易实现，但是受到单片机工作速度的限制，精度不高。
方案二：
对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。由CPLD 对相位差脉冲信号和频率信号进行计数，将计数结果送入单片机，单片机经过简单计算后显示测量结果。此方案可以提高系统的测量精度，单片机要实现的功能相对简单，可以实现友好的人机界
面。缺点是电路相对复杂，成本较高。系统框图详见图2-1。 综合考虑，这里采用了方案二。
2. 移相网络部分
方案一：
直接采用题目中提供的参考电路。此电路实现简单，但对于不同幅度的输入信号，不能做到自动稳幅输出。对于小信号输入，无法满足题目输出峰-峰值0.3～5V 的要求，除非采用可变增益放大器，在没有单片机控制的情况下，显然带来诸多不便。 方案二：
以题目中提供的参考电路为基础，在信号输入前端加入自动增益控制电路（AGC ），以适应各种幅度的信号输入。对于不同输入频率下，阻容网络的切换，采用CD4052模拟开关，避免了机械开关的接触不良等问题。并且考虑到实际情况，增加一个自定义移相频率的模式。输出采用运放跟随，增强驱动能力。虽然此电路比方案一复杂，但功能比较完善，适合实际使用。
在这里，采用方案二。该方案系统框图详见图2-2。
3. 数字移相信号部分
方案一：
参考信号发生采用单片压控函数发生器。将参考信号整形为方波信号，并以此信号为基准，延时产生另一个同频的方波信号，再通过波形变换电路将方波信号还原成正弦波信号，以延时的长短来决定两信号间的相位值。这种处理方式的实质是将延时的时间映射为信号间的相位值。ICL8038可方便的产生频率可变的正弦波以及实现数控频率调整，但是其频率稳定度低，步长控制难以达到理想效果。延时时间可以利用高速晶振来精确获得，在20KHz 时，只需要7.2M 的晶振即可以达到题目要求的1°步进值。此方案硬件电路比较复杂。
方案二：
采用DDFS 数字频率合成技术。通过CPLD 和单片机相结合的方式实现对频率的控制。两套DDFS 发生器通过预置双口RAM 起始地址来实现0～360°相位差。通过双D/A形式实现数字调节输出峰-峰值。D/A输出滤波采用开关电容滤波器，其中心滤波频率可由电
路外加时钟控制。在单片机的控制下，频率相位步进，峰值调整，频率，相位差预置等都可以很容易的实现。整个系统在纯数字下实现了设计的各项要求，各个受控量可以很容易的实现数字控制。原理框图详见图2-3。
综上，采用第二种方案。该方案原理框图详见图2-3。
二． 系统原理框图
经过对系统相位频率测量部分，输入移相网络和数字式移相信号部分的设计比较，在满足系统指标的基础上，力求方案达到可实施性强，功能完善，精度高的要求。
1. 相位频率测量原理框图
图2-1
2. 相移网络原理框图
图2-2
3．数字移相信号发生器原理框图
图2-3
三． 主要电路设计与计算
1. 单片机小系统（电路图详见附录）
系统板的设计以8051单片机为核心辅以RAM 、ROM 构成。为了使系统更加灵活，在系统板上集成了一块可编程逻辑器件EPM7128。该器件可
用来扩展I/O口和分配各个外围器件的地址空间，并且可以方便实现各种逻辑，来满足外围器件的各种时序要求。由于其速度较高，可以完成一些高速的数据采集等工作。
单片机系统是整个系统的核心，它完成人机界面、系统控制、数据分析、处理、变换，是协调整机工作的控制器。CPLD 完成采集控制逻辑及显示控制逻辑。由单片机控制CPLD 测频和测相位，处理接收的数据，显示输出。
为了保证系统的稳定可靠，系统板上加入了X5045看门狗芯片。该芯片内部集成了256Byte 的FLASH-ROM ，非常适合那些要求掉电期间保护少量数据的系统。
考虑到键盘应用的灵活性，键盘接口没有采用HD7279这类专用芯片，而用一片89C2051单片机专门负责4³4键盘的扫描，当发现有键按下时，它给主CPU 发送一个中断，并且送出数据，数据通过CPLD 发到主CPU 的数据总线上。当主CPU 响应中断后，读入数据并判断键值。由于是我们自行编写程序，各个键盘功能可以随时更改。在实际应用中非常灵活。
显示器件采用的是LG 公司出品的型号为LG128643的点阵液晶。该液晶块使用方便, 易于编制易懂的中文分级菜单界面，人机交互性好。液晶的控制采用总线控制方式，不占用I/O口，通过系统板上集成的一块可编程逻辑器件EMP7128，来满足液晶对时序的各种要求，以实现液晶的总线模式控制。
2. 数字相位频率测量仪
测量频率与相位差，用可编程逻辑器件EPM7128LC84-15实现。测
量时可编程逻辑器件需要与单片机通信并显示实时测量数据，故将其做成单片机的外设，挂在总线上。通过并行方式利用控制字控制其完成测量频率﹑相位差﹑判断相序等功能。
1．前端信号变换电路
电平变换采用TL084和74LS04实现。详见图3-1。
图3-1
为了满足题中不同的电平输入要求和提高输入阻抗，将信号同相放大11倍后（当输入信号幅度较大时，放大后的信号会出现削顶失真，但这不影响下面的信号整形），由运放U4B 进行过零迟滞比较得到方波，经反相器整成TTL 电平，送往CPLD 进行测量。假设迟滞比较器运放U4B 输出低电平为12V （实际小于该值），则运放U4A 的输出信号幅值Vout 需满足
Vout R 2
=12R 3
，才能使迟滞比较器可靠
翻转。按照图中参数，可得Vout =1.88V，考虑到此信号是输入信号的11倍，故输入信号的最小峰值约0.2V ，满足题目要求。事实上，增大R3，输入信号峰值还可以继续降低，但这样抗干扰能力亦会降低。
2．频率测量部分
频率测量一般有测量周期和直接测量频率两种方法，本题将两种方法结合使用，以达到较高的测量精度。
由于题目要求的是低频，故只将频率范围扩展到10Hz~35KHz，为了提高频率测量精度，我们将整个频段分为10Hz~5Hz和5KHz~35KHz两段，在10Hz~5KHz范围时测量信号周期，5KHz~35KHz范围时直接测量频率，取5KHz 为分界点的理论依据为用周期测量法测量时，频率越高误差越大，相反，直接频率法测量时，频率越低误差越大。基准时钟脉冲为20MHz ，在5KHz 时，周期测量法误差为
5⨯10
36
20⨯10
15⨯10
3
⨯100%=0. 025%
直接频率法的误差为
⨯100%=0. 02%
因此，以5KHz 为分界点进行频率测量，可使相对测量误差最大为
0. 025%，可达到所要求精度。
用周期测量法时，在CPLD 中生成一个24位的计数器，理论上可以测量到
20⨯102
24
6
=1. 19 Hz(20M晶振)
满足题目要求。原理如图3-2
图3-2
直接测量时，由CPLD 产生1s 钟的门控信号，此时仍用同一内部计数
器，只是计数器的CLOCK 端由基准时钟改接为被测信号，把计数器的CLOCKEN 端接到单片机的1s 门控信号，根据理论推算可以测量的最大频率为
21
2=2. 097MHz
远远超出了35KHz 的范围，满足设计要求。原理如图3-3
图3-3
3．相位差测量部分
题目要求的相位读数为0~359.9º，测量的绝对误差≤2º，故采取周期测法测量相位差。这样在35KHz 时的测量精度为
360
÷
20⨯1035⨯10
63
=0. 63
可以满足要求。当单片机测量相位差控制字有效时，CPLD 内部时钟的CLOCK 接到20MHz 基准时钟端，CLOCKEN 端接到原始信号与侧移信号的逻辑输出端，由于侧移信号由原始信号获得，所以频率是相等的，两个上升沿之间不可能超过一个信号周期，因此，可以采用下面的方法进行测量：当原始信号上升沿到达时，CLOCKEN 置高，开始记数，直到侧移信号的上升沿到达，将CLOCKEN 置0，锁定，计数器停止记数，单片机通过控制字将数据读回，计算后显示出相位差。原理如图3-4
图
3-4
在本系统中，CPLD 是作为单片机的一个外设来控制的，通过写入
不同的控制字，CPLD 实现不同的功能。 CPLD的内部只做了一个计数器，周期，频率及相位差数据都由同一个计数端提供，在完成不同任务时，计数器的时钟端CLOCK 所接入的时钟信号与时钟允许端CLOCKEN 所接的控制信号进行相应的切换，这样，就可以节省许多空间，使用一片PM7128LOC84-15完成该部分的制作。
3. 移相网络 1．AGC 电路
考虑到实际输入信号变化很大，在移相网络前端加入了自动增益
控制（AGC ）电路。在48dB 的输入范围内，均能达到题目的输出电
压要求，而不需要后级电路改变增益。我们采用的是由MPY634模拟乘法器构成的AGC 电路（图3-5）。MPY634是由德州仪器生产的一款
高性能模拟四象限乘法器。其输入输出函数关系为：
Vout =A ⎢
⎣
图3-5
⎤
-(Z 2-Z 1) ⎥
⎦
⎡(X 1-X 2) ⨯(Y 1-Y 2)
SF
其中A 为运放增益，可认为是无穷大。SF=10
按照图中连接形式，则其函数关系为：
Vout =10⨯
Z 2X 1
X1连接的是输入信号峰值检波放大1.5倍后的的电平，Z2接输入信号，故AGC 输出电压的峰值约为6.7V （即10/1.5）。峰值检波后的RC 阻容网络其时间常数约5秒，这是AGC 电路起作用的时间。
1． 相移电路及分析
题目中所给的移相电路的转移函数为：
Uo Ui
=
1-d -(SCR ) d +2SCRd -SCR
1-(SCR )
Ra R 1
2
2
其中d = (为图中可变电阻RES2的分压比)
相移函数为：
∆φ=arctg
(2d -1) CRw 1-d -d (CRw )
2
当d=1，正向相移最大，当d=0时，反向相移最大。
(2d -1) CRw 1-d -d (CRw ) (2d -1) CRw 1-d -d (CRw )
22
≥1 （d=1）
≤1 （d=0）
最后结果为CRw=1 ***
为验证理论分析的正确与否，将此电路在Multisim 2001中进
行仿真测试，所得仿真结果与理论值一致。相关仿真结果如下：
图3-6
d=0时的仿真结果。（幅度大的是原信号，幅度小的是移相后的信号） 可以清晰地看到移项后的信号相位落后约45°。
图3-7
d=1时的仿真结果。（幅度大的是原信号，幅度小的是移相后的信号） 可以清晰地看到移项后的信号相位超前约45°。
取.C 为0.01uF ，则当f=100，1K ，10KHz 时，R 分别为159.23K ，
15.92K 和1.592K 。
对应不同频率，需要切换相应的电阻网络。切换电阻网络采用CD4052模拟开关实现。通过对拨码开关置数，实现在不同频率下的相移。由于题目要求的只有三个输入频率，但实际中要求的移相频率很多，因此我们利用CD4052的第四个模拟开关，设计了自定义相移频率的模式。即可以根据公式***得到相应的R 值（C 值已固定，约8.5nF, 实测值）接入板上预留的接口，即可在使用者需要的频率点上实现±45°的相移，具有一定的实用性。这里C 为独石电容；移相网络中的各个电阻值由精密可调电阻得到。
原信号与移相网络信均经过可调电阻分压后跟随输出，具有一定的驱动能力。移相网络见图3-8。
图3-8
²133²
4. D DFS 数字移相信号发生器
数字相移信号产生模块的核心是CPLD 实现的DDFS 。程序初始化后，由单片机向RAM 写入所选择的波形表，然后向CPLD 输入预置的频率与相位差，输出控制字后，CPLD 开始产生一前一后两个地址序列，这两个地址分别作为双口RAM 的AB L 与AB R 进行读操作，读出的数据分别直接送至TLV7528数模转换芯片，经滤波后输出一路原始波形，一路侧移波形。
这里没有采用ROM 作为DDFS 的存储器，而是使用了一片IDT7132双口RAM 作为存储器，这样可以简化电路，同时也可以扩展输出不同的波形。但是需要每次开机都由单片机对其数据初始化，要解决总线冲突等问题，实现起来比较复杂。
1．DDFS 频率发生部分
相位累加器是DDFS 的核心，它是由一个N 位字长的二进制加法器和一个固定时钟脉冲取样的N 位相位寄存器组成的。相位寄存器的输出与加法器的一个输入相连，另一输入端是外部输入的频率控制字K 。这样，在每个时钟脉冲到达时，相位寄存器采样上个时钟周期内相位寄存器的值与频率控制字K 之和，并作为这一时钟周期的输出。频率控制字K 决定了相应的相位增量，相位累加器则不断的对该相位增量进行线性累加，当相位累加器加满时就会产生一次溢出，一个周期性的扫描动作就是DDFS 合成信号的一个周期。所以，输出信号的数学表达式为：
f o =
f c ⨯K 2
N
（f c 为晶振频率）
根据题目要求和扩展要求：频率范围是10Hz ～35KHz ，N=23位，采用12M 晶振，频率步进间隔为形在一个周期内可以有
12⨯102
23
6
=1. 43
Hz ，理论上在35KHz 时，所产生的波个点（实际采用256个点），经过开关
12⨯1035⨯10
63
=342
电容滤波器滤波后，输出波形失真很小。原理见图3-9
²134²
图3-9
2．相位差控制部分
根据题目要求，需要0~359 度的移相，相位差的步进值为1 ，并且要求可预置。所以在CPLD 内部又做了一个相位累加器，将一个输入端接到产生原始信号的相位累加器的输出端，另一个输入端连接到预置数据M ，这样，原始信号输出的地址从RAM 的00h 开始，而在同一时间移相信号的输出地址则从RAM 的Mh 开始，这样就完成了0~359 的数字移相。这里最小移相步进值为
3602
11
0. 18
。原理见图3-10
图3-10
3．数控幅度部分
幅度控制是通过双路，8位数字模拟转换器TLC7528实现。利用TLC7528内部两个独立的DACA 和DACB ，将DACA 的输出端的电压作为DACB 的基准电压源，由单片机控制输入到DACA 的数字量，从而实现了步进0.1V 峰－峰值的幅度调整。经电平平移后输出。其原理框图如图3-11。
²135²
图3-11
5．滤波部分
DDFS 输出的频率范围相对很宽，用一般模拟带通滤波器无论其中心频率f0为何值，均无法实现整个频带内实现滤波，一个经常使用的方法是分段滤波，但这样电路复杂，调试困难。开关电容滤波器克服了这个问题，用时钟频率控制通带中心频率，通带波动小，阻带衰减大，这里采用了集成电路LMF100实现了整个通频带的滤波。 其时钟信号没有采用传统的锁相环倍频，而是利用DDFS 输出地址信号的低二位得到
128倍频信号，经CPLD 实现的5进4出吞脉冲功能，得到约100倍通带频率的时钟脉冲信号。利用LMF100的滤波器A 和滤波器B ，分别对由DDFS 生成的两路进行滤波，由于两电路特性一致，由滤波所产生的相位差互相抵消，对设定的相位没有影响。考虑到实际元器件的偏差，最后测试结果仍能达到0.5 的移相精度。
参考LMF100的技术手册，采用图3-12的电路形式。
图3-12
²136²
滤波器A 相关参数公式如下（滤波器B 类似）：
f 0=G =-Q =
Fclk 100R 3R 1
（f=f0）
R 3R 2
这里取R1=R2=R3=10K.
在实际制作中，测量发现开关电容滤波器的输出信号是断续的，虽然频谱有所改善，但相比DDFS 直接产生的信号而言，从示波器上看，反而较差。 同时由于DDFS 的信号取样点较多，实际产生的信号失真很小，为此增加一个直通开关，即在DDFS 生成信号后加一小电容平滑后直接输出。具体选择何种方式输出，视实际需要切换。
四． 系统软件工程流程图
本题单片机工作量较大，整个程序用Keil-C51编写。 采取自下到上的调试方法，即单独调试好每一个模块后， 再连接成一个系统进行统调。
1. 相位频率测量部分软件流程图
²137²
图4-1
2. 数字移相信号发生器部分软件流程图 ⑴. 预置频率相位部分
²138²
图4-2
⑵. 键盘中断部分
²139²
图4-3
五． 系统调试及整机指标 1. 整机调试 2. 实际指标
（1）. 测试仪器仪表
1． 信号发生器 茂迪 FG503
2． 3 位半万用表 胜利VC890C+ 3． 数字存储示波器 Tektronix TDS2024
（2）. 系统测试结果
（3）. 误差分析
3. 总体评价
本系统从方案设计，理论计算，实际制作，软硬件调试等方面进行了紧张而又认真仔细的工作，实现了低频数字式相位测量仪系统，
²140²
该系统各项指标均达到了题目要求，并在此基础上有一定的发挥。考虑到系统的实用性，我们加入的一些合理实用的功能扩展，使整个系统更利于实际使用。由于工程经验的不足，加工工艺和板子的可靠性方面做得不是很好。
六． 结束语
经过4天3夜的努力，我们终于完成了本题的制作，在参数和功
能上进行了相关扩展和增强，较好地完成了题目的要求。在理论设
计计算方面，我们充分运用了我们所掌握的知识，力争做到更好。但在实际制作过程中，经常会卡在一些小问题上，说明了我们还是缺少实际的工程经验。通过此次大赛，我们队的每个成员都获益非浅，
Abstract
The system includes three parts: Frequency and Phase Measurement Instrument; Analog Phase-Shifter Network; Digital Frequency and Phase-Shifter Generator.
With MCU and CPLD used, Frequency and Phase Measurement
Instrument can measure the signals with high precision.
A AGC circuit is used in the Analog Phase-Shift Network.
Amplitude of the input signal is up to 48dB. The range it can shift is ±45°.
Based on DDFS technique, the Digital Frequency and
Phase-Shifter Generator can obtain high-precision, high-speed , wide-bandwidth and upgrade easily in the whole measuring and controlling. A switch- capacitance filter is used in the generater.
Keywords: phase-shift phase-measure DDFS
²141²