第五章 时序逻辑电路
前面介绍的组合逻辑电路无记忆功能。而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节 时序逻辑电路的分析
一、概述
1、时序逻辑电路的组成
时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。图中外部输入信号用X （x 1，x 2，„ ，x n ）表示；电路的输出信号用Y （y 1，y 2，„ ，y m ）表示；存储电路的输入信号用Z （z 1，z 2，„ ，z k ）表示；存储电路的输出信号和组合逻辑电路的内部输入信号用Q （q 1，q 2，„ ，q j ）表示。
图5-1 时序逻辑电路的结构框图
可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法 用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式
图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：
Y =F (X ，Q n ) Z =G (X ，Q n ) Q n +1=H (Z ，Q n )
它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y 不仅与当时的输入X 有关，而且与存储电路的状态Q n 有关。
（2）状态转换真值表
状态转换真值表反映了时序逻辑电路的输出Y 、次态Q n +1与其输入X 、现态Q n 的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。
（3）状态转换图
状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图
波形图又称为时序图，是电路在时钟脉冲序列CP 的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
二、时序逻辑电路的分析 1、时序逻辑电路的分类
时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP 控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。
2、时序逻辑电路的分析步骤
分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下：
（1）根据给定电路写出其时钟方程、驱动方程、输出方程；
（2）将各触发器的驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。
（3）进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算，得到相应的次态和输出。
（4）列状态转换表。画状态图或时序图。 （5）用文字描述电路的逻辑功能。 3、分析举例
例5-1 分析图5-2所示时序逻辑电路的逻辑功能。
图5-2 例5-1的逻辑电路
解 该时序电路的存储电路由一个主从JK 触发器和一个T 触发器构成，受统一的时钟CP 控制，为同步时序逻辑电路。T 触发器T 端悬空相当于置1。
（1）列逻辑表达式。
输出方程及触发器的驱动方程分别为
Y =Q 0n ·Q 1n T =1；J =K =Q 0n
将驱动方程代入T 触发器和JK 触发器的特性方程，得电路的状态方程为：
Q 0n +1=0n Q 1n +1= Q0n 1n +0n Q1n
（2）列状态转换表。
设初始状态Q 1Q 0=00，代入输出方程得到Y =0。在第一个时钟CP 下降沿到来时，由状态方程计算出次态Q 0n +1= 0n =0=1、Q 1n +1=0；再以得到的次态作为新的初态代入状态方程得到下一个次态。依次类推，便可得到表5-1的状态转换表。
状态转换图和波形图如图5-3所示。
（a ）
（b ）
图5-3 例5-1的状态转换图和波形图
（4）电路的逻辑功能。
由以上分析可知，此电路是一个两位二进制计数器。每出现一个时钟脉冲CP ，Q 1Q 0的值就按二进制数加法法则加1，当4个时钟脉冲作用后，又恢复到初态，而每经过这样一个周期性变化电路就输出一个高电平。
第二节 寄存器
具有接收、暂存和传送二进制数码功能的逻辑部件称为寄存器。它被广泛地用于各类数字系统和数字计算机中，所以已经将其做成了系列产品，供用户选择。
具有记忆功能的触发器可以寄存数码。由于一个触发器可存放一位二进制数码，因此存放n 位数码就需要n 个触发器。
寄存器按其功能不同，可分为数码寄存器和移位寄存器。 一、数码寄存器
存放数码的组件称为数码寄存器，简称寄存器。它只具有接收、暂存和清除原有数码的功能。图5-4是由四个D 触发器组成的四位数码寄存器。四个触发器的时钟脉冲输入端连在一起实行同步控制。D 0～D 3是并行数据输入端，Q 0～Q 3是并行数据输出端。
图5-4 D 触发器组成的四位寄存器
例如，要存入数码1011，则寄存器的四个输入端D 3D 2D 1D 0应置为1011，当CP 脉冲上升沿出现时，触发器的输出端Q 3Q 2Q 1Q 0就变为1011，于是这四位二进制数码便同时存入四个触发器中，当外部电路需要这组数据时，可从Q 3Q 2Q 1Q 0端读出。在下一个寄存指令到达之前，数码一直保存在寄存器中，故它又称为锁存器。因为D 触发器的状态由其D 端的电平来决定，所以接收数码前可以不用清零。若要求清除寄存器中原有数码，可在清零端R d 加一负脉冲，使各触发器置0态。 寄存器接收数码时是同时输入，输出数码时也是同时输出。所以这种寄存方式称为并行输入、并行输出。
常用的中规模集成数码寄存器有四位、八位等多种类型。例如四位数码寄存器有T1175、T4175等，八位数码寄存器有T4373、T4377等。图5-5是带有清除端的四位寄存器74LS175的引脚排列图，R d 为异步清“0”端。表5-2是74LS175的逻辑功能表。该电路一步即可实现数据存放。
图5-5 四位寄存器74LS175外引脚排列图
在数字电路系统中，由于运算的需要，常常要求寄存器中输入的数码能逐位移动，这种具有移位功能的寄存器称为移位寄存器。移位寄存器的功能和电路形式较多，按移位方向可分为单向移位寄存器和双向移位寄存器；按接收数据的方式可分为串行输入和并行输入；按输出方式可分为串行输出和并行输出。所谓串行输入是指将数码从一个输入端逐位输入到寄存器中，而串行输出是指数码在末位输出端逐位出现。
移位寄存器有时要求在移位过程中数据不丢失，仍然保持在寄存器中。只要将移位寄存器的最高位的输出接至最低位的输入端，或将最低位的输出接至最高位的输入端。这种移位寄存器称为循环移位寄存器，它也可以作为计数器用，称为环形计数器。
1、单向移位寄存器
单向移位寄存器是指数码仅能作单一方向移动的寄存器。可分为左移寄存器和右移寄存器。图5-6所示是由D 触发器组成的四位串行输入、串并行输出的左移寄存器。
图5-6 D 触发器组成的四位左移寄存器
图中FF 3是最高位触发器，FF 0是最低位触发器，每一个低位触发器的Q 端依次接到高一位触发器D 端，只有最低位触发器FF 0的D 端接收数码D i 。D 0为串行输入端，Q 3为串行输出端，Q 3、Q 2、Q 1和Q 0为并行输出端。所有触发器的复位端接在一起作为清“0”端。各触发器的CP 均相同，显然是同步时序逻辑电路。其状态方程为：
Q 0n +1= D0= D Q 1n +1= D1= Q0n Q 2n +1= D2= Q1n Q 3n +1= D3= Q2n
假设各触发器的初始状态都为0，若要寄存数码“1011”，则可由串行输入端D 0输入一组与移位脉冲CP 同步的串行数码“1011”，则Q 3、Q 2、Q 1、和Q 0的状态转换表如表5-3所示。显然：经过四个移位脉冲作用后，四位串行输入数码“1011”全部被送入移位寄存器，可以由Q 3Q 2Q 1Q 0端并行输出，实现了将串行码、
转换成并行码的逻辑功能。为了加深理解，在图5-7中画出数码为“1011”时在寄存器中移位的波形图。
表5-3 四位左移寄存器状态表
图5-7 四位左移寄存器工作波形图
当需要串行输出时，则Q 3端可作为串行输出端，再送入四个移位脉冲，移位寄存器中存放的四位数码“1011”就可由Q 3端全部移出，实现串入一串出的逻辑功能。
在左移寄存器中，数码的移动方向是自右向左，完成低位至高位的移动功能，若将各触发器的连接顺序调换一下，让左边触发器的输出作为右边触发器的输入，则可构成右移寄存器。若再添加一些控制门，则可构成既能左移也能右移的双向移位寄存器。
2、双向移位寄存器
用边沿D 触发器组成的一种4位双向移位寄存器如图5-8所示。图中数码的移位方向取决于移位控制端X 的状态。当X =1时，实现左移；当X =0时，实现右移。D SL 、D SR 分别为左、右移数码输入端，反相后接转换控制门。
其数码输入端的逻辑表达式为：
D 0 =X D SL +X Q 1
D 1 =X Q 0+X Q 2 D 2 =X Q 1+X Q 3
D 3 =X Q 2+X D SR
以FF 0为例，当X =1时，D 0=D SL ，实现左移；当X =0时，D 0=Q 1n ，使Q 0n+1= Q1n ，实现右移。同理，可以分析其他任意两位之间的移位情况。
图5-8 D触发器组成的4位双向移位寄存器
3、集成移位寄存器74LS194
集成移位寄存器74LS194由四个RS 触发器及它们的输入控制电路组成。它是一种典型的中规模四位双向移位寄存器。图5-9是74LS194的逻辑符号和引脚排列图。在其控制端加不同的电平，可实现左移、右移、并行置数、保持存数和清“0”等多种功能。其中A 、B 、C 、D 为并行数据输入端；D SL 、D SR 分别为左移和右移串行数据输入端。CP 为移位脉冲输入端。R d 为异步清“0”端。Q A 、Q B 、
Q C 、Q D 为并行数据输出端，S 1、S 0为工作方式控制端。
表5-4是74LS194的功能表。当R d =1，CP 上升沿来到时，电路才可能按S 1、
S 0设置的方式执行移位或置数操作。
当S 1=0、S 0=0时，移位寄存器工作在保持状态。 当S 1=0、S 0=1时，移位寄存器工作在右移状态。 当S 1=1、S 0=0时，移位寄存器工作在左移状态。
当S 1=S 0=1时，移位寄存器工作在并行输入数据状态。
图5-9 四位双向移位寄存器74LS194的逻辑符号和外引脚排列图
1、寄存器的扩展
如果需要寄存的数据比移位寄存器的位数还多时，移位寄存器的容量就不够用了。这时除了选用更大容量的移位寄存器以外，还可以通过扩展接法，将几片集成电路接在一起使用，以满足要求。
扩展接法非常简便。图5-10所示就是用两片74LS194接成八位双向移位寄存器的连接方法。
其中，第1片74LS194的末位输出Q 3接到第2片74LS194的D SR 端，而将第2片的第一位输出Q 0接到第1片的D SL 端。同时将两片CP 、R d 、S 1和S 0并联。两片的八个输出端构成了八位移位寄存器的输出Y 7~Y 0，两片的八个并行数据输入端构成了八位并行数据输入端A 7~A 0。第1片的D SR 就是整个八位双向移位寄存器的右移输入端，第2片的D SL 就是整个八位双向移位寄存器的左移输入端。
图5-10 用两片74LS194接成的八位双向移位寄存器
2、移位寄存器型计数器
如果将移位寄存器的输出经过一定的反馈逻辑电路接回到它的串行输入端，那么在时钟信号的作用下电路的状态将按照一定的顺序循环变化，我们把这种电路称为移位寄存器型计数器。移位寄存器型计数器有环形和扭环形。图5-11是用74LS194构成的四位环形计数器，设计非常简单但是该电路不能自启动，对其
进行改进可得到如图5-12(a)所示的具有自启动能力的四位环形计数器。图5-12(b)是用74LS194构成能自启动的四位扭环形计数器。
图5-11 四位环形计数器
图5-12 能自启动的四位环形计数器和四位扭环形计数器 3、脉冲序列发生器的设计 在数字系统中，常常要求系统按照规定的时间顺序进行一系列的操作，这就要求系统的控制部分能给出在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。这种能产生顺序脉冲信号的电路称为脉冲序列发生器。图5-13是一个用74LS194构成的四相脉冲序列发生器，图中P 端接单负脉冲，CP 端输入连续脉冲。
图5-13 脉冲序列发生器
当启动信号端P 输入一个低电平脉冲时，使与非门G1输出为1，此时S 1=S 0=1时，移位寄存器并行输入数据， QA Q B Q C Q D = ABCD =0111。启动信号撤除后，由于寄存器输出端Q A =0，使与非门G2的输出为1，此时G1门由于两个输入端同时为1而输出为0，则S 1=0、S 0=1时，移位寄存器在CP 脉冲作用下进行右移操作。因为此时D SR = QD =1，所以最低位不断送入1，Q D =0时，最低位送入0。所以，在移位过程中，与非门G2的输入端总有一个为0，因而总能保持G2的输出为1，从
而使与非门G1的输出为0，维持S 1=0、S 0=1，右移不断进行下去。右移位情况如表5-5所示，波形图如图5-14所示。由此可见，电路可按固定的时序输出低电平脉冲。
图5-14 四相脉冲序列发生器波形图
产生序列信号的关键是从移位寄存器的输出端引出一个反馈信号送至串行输入端。反馈逻辑电路由各种门电路构成，其输入为移位寄存器的4个输出端，其输出直接送串行数据输入端。选择合适的反馈组合，可以得到不同长度，不同数值的序列信号。n 位移位寄存器构成的序列信号发生器产生的序列信号的最大长度P =2n 。
第三节 计数器
一、计数器概述
在数字系统中使用最多的时序逻辑电路就是计数器。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和进行数字运算等。
计数器若按各个计数单元动作的次序划分，可分为同步计数器和异步计数器；若按进制方式不同划分，可分为二进制计数器、十进制计数器以及任意进制计数器；若按计数过程中数字的增减划分，可分为加法计数器、减法计数器和加减均可的可逆计数器。在数字系统中，任何进制都以二进制为基础。
1．异步二进制计数器
（1）异步二进制加法计数器
图5-15是用四个主从JK 触发器组成的四位二进制加法计数器逻辑图。
图
5-15 用JK 触发器组成的异步二进制四位加法计数器
图中各触发器的J 端和K 端都悬空，相当于置1，由JK 触发器的真值表知，只要有时钟信号输入，触发器的状态一定发生翻转。图中低位触发器的Q 接至高位触发器的C 1端，当低位触发器由1态变为0态时，Q 就输出一个下降沿信号，这个信号正好作为进位输出。
计数器在工作之前，一般通过各触发器的置零端R d 加入负脉冲，使计数器清0。当计数脉冲CP 输入后，计数器就从Q 3Q 2Q 1Q 0=0000状态开始计数。
当第1个CP 脉冲下降沿到达时，FF 0由0态变为1态， Q0由0变1，Q 1、Q 2、Q 3因没有触发脉冲输入，均保持0态；当第2个CP 脉冲下降沿到达时，FF 0由1态变为0态，即Q 0由1变0，所产生的脉冲负跳变使FF 1随之翻转，Q 1由0变1。但Q 1端由0变为1的正跳变无法使FF 2翻转，故Q 2、Q 3均保持0态。
依次类推，每输入1个计数脉冲，FF 0翻转一次；每输入2个计数脉冲，FF 1
翻转一次；每输入15个计数脉冲后，计数器的状态为“1111”。显然，计数器所累计的输入脉冲数可用下式表示：
N =Q 3×23+Q 2×22+Q 1×21+Q 0×20
第16个脉冲作用后，四个触发器均复位到0态。从第17个CP 脉冲开始，计数器又进入新的计数周期。可见一个四位二进制计数器共有24=16个状态，所以四位二进制计数器可组成一位十六进制计数器。由于各触发器的翻转时刻不同，所以这种计数器又称为异步计数器。各触发器状态的变化及计数情况见表5-6所示。
每个触发器状态波形的频率为其相邻低位触发器状态波形频率的二分之一，即对输入脉冲进行二分频。所以，相对于计数输入脉冲而言，FF 0、FF 1、FF 2、FF 3的输出脉冲分别是二分频、四分频、八分频、十六频，由此可见N 位二进制计数器具有2N 分频功能，可作分频器使用。
图5-16 各级触发器的波形图
用D 触发器也可以组成异步二进制加法计数器。如图5-17所示就是用维持阻塞D 触发器组成的异步四位二进制加法计数器。其逻辑功能分析与图5-15所示计数器相同。
图5-17 用D 触发器组成的异步四位二进制加法计数器
（2）异步二进制减法计数器
减法计数器按照二进制减法规则进行计数。四位二进制减法计数规则如表5-7所示。
①每来一个计数脉冲，最低位的触发器要翻转一次； ②低位触发器由0变为1时，要向相邻高位触发器产生一个阶跃脉冲作为借位信号。该阶跃脉冲可作为高位触发器的计数脉冲CP 的信号。
用JK 触发器组成的二进制减法计数器及工作波形如图5-18所示。除最低位触发器由计数脉冲触发外，其他各级触发器均由相邻低位的触发器输出信号触发。当计数脉冲输入时，计数器里所存的数依次减少。
（a ）
（b ）
图5-18 JK 触发器组成的四位二进制减法计数器和工作波形 2、同步二进制计数器
（1）同步二进制加法计数器
异步二进制计数器结构简单，但由于触发器的翻转逐级进行，因而计数速度较低。若使计数器状态转换时，将所有需要翻转的触发器同时翻转，则可以提高计数速度。下面以同步四位二进制加法计数器为例说明其计数原理。
利用四位加法计数器的状态表（即表5-6），可以找到构成同步二进制加法计数器的方法。由表可知，最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q 全为1时，在下一计数脉冲触发沿到来时翻转。若采用主从JK 触发器，则可得到四个触发器JK 端的逻辑表达式为：
J 0=K 0=1 J 1=K 1= Q 0 J 2=K 2= Q 1Q 0 J 3=K 3= Q 2Q 1Q 0
以上讨论的是四位，如果位数更多，控制进位的规律可以依次类推。第n 位触发器的JK 端逻辑表达式应为：
J n =K n =Q n -1„Q 1Q 0
由此得到同步四位二进制加法计数器的一种连接方式，如图5-19所示。各触发器受同一计数脉冲CP 的控制，其状态翻转与CP 脉冲同步，显然它比异步计数器的计数速度高。
图5-19 同步四位二进制加法计数器
（2）同步二进制减法计数器 利用二进制减法计数规则，可得到构成同步二进制减法计数器的方法。由表5-7可知：实现减法计数要求最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q 全为0时，在下一计数脉冲触发沿到来时翻转。因此，只要将图5-19所示的二进制加法计数器的输出由Q 端改为Q 端，便构成了同步四位二进制减法计数器。
（3）同步二进制可逆计数器
同步二进制可逆计数器是在加法计数器和减法计数器的基础上，再设置一些控制电路而组成的，它兼有加、减两种功能。
图5-20是一个同步二进制可逆计数器的逻辑图，进位控制方式是并行的。由两级与非门进行级间转换，同时完成并行进位功能。
图5-20 并行进位同步二进制可逆计数器
当X =1时，下面3个与非门关闭，切断了后级触发器（高位）J 、K 端与前级触发器（低位）Q 端的连接；同时上面3个与非门打开，将后级触发器的J 、K 端与前面各级触发器的Q 端的与相连，计数器便可递增计数。
当X =0时，下面3个与非门打开，各触发器的J 、K 端将按下列各式连接：
J 0=K 0=1
J 1=K 1=Q 0 J 2=K 2=Q 1Q 0 J 3=K 3=Q 2Q 1Q 0
即当控制端X =0时，进行递减计数。
可见，可逆计数器是通过控制端X 的高、低电平，实现加、减计数的。 综上所述：对n 位二进制计数器要有n 个触发器，它共有2n 个状态，这种计数器可统称为2n 模的计数器（或模2n 计数器），其计数容量为2n -1。
3、十进制计数器
二进制计数器结构简单，但是读数不方便，有些场合需要采用十进制计数器，以便译码显示输出。十进制计数器通常是在四位二进制计数器的基础上经过修改得到的。它跳过了1010~1111这六个状态，用四位二进制数的0000~1001代表十进制中的每一个数，状态表见表5-8。
图5-21图5-22是由四个JK 触发器构成的同步十进制加法计数器的逻辑电路。工作原理请读者自行分析。
图5-21 异步十进制加法计数器
图5-22 同步十进制加法计数器
二、集成计数器
集成计数器具有功能完善、通用性强、功耗低、工作速度快、功能可扩展等许多优点，应用非常广泛。目前用得最多、性能较好的是高速CMOS 集成计数器，其次是TTL 计数器。由于定型产品的种类毕竟有限，就计数进制而言，在集成计数器中，只有二进制和十进制计数两大系列。因此，学习集成计数器，必须掌握用已有的计数器芯片构成其它任意进制计数器的连接方法。
1、集成同步计数器
同步计数器电路复杂，但计数速度快，多用在计算机电路中。目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器
中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。图5-23所示是它的逻辑符号和引脚排列图。
图5-23 74LS161的逻辑符号和外引脚排列图
图中LD 为同步置数控制端，R d 为异步置0控制端，EP 和ET 为计数控制端，
D 0~D 3为并行数据输入端，Q 0~Q 3为输出端，C 为进位输出端。表5-9为74LS161的功能表。
①异步清0 当R d =0时，输出端清0，与CP 无关。
②同步并行预置数 R d =1，当LD =0时，在输入端D 3D 2D 1D 0预置某个数据，则在CP 脉冲上升沿的作用下，就将输入端的数据置入计数器。
③保持 R d =1，当LD =1时，只要EP 和ET 中有一个为低电平，计数器就处于保持状态。在保持状态下，CP 不起作用。
④计数 R d =1，LD =1，EP =ET =1时，电路为四位二进制加法计数器。当计到1111时，进位输出端C 送出进位信号（高电平有效），即C =1。
（2）集成同步十进制计数器
集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器
异步计数电路简单，但计数速度慢，多用于仪器、仪表中。 （1）集成计数器74LS290
图5-24是二-五-十进制集成计数器74LS290的逻辑符号和外引脚排列图。它兼有二进制、五进制和十进制三种计数功能。当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表5-10是它的功能表。
图5-24 74LS290的逻辑符号和外引脚排列图
①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。
②异步置9 当S 9（1）= S9（2）=1，则计数器置9，即Q D Q C Q B Q A =1001。
③计数 当R 0（1）、R 0（2）和S 9（1）、S 9（2）均至少有一个为低电平时，计数器处于计数工作状态。
计数时有以下四种情况：
若计数脉冲由CP 1输入，从Q A 输出，则构成一位二进制计数器； 若计数脉冲由CP 2输入，从Q D Q C Q B 输出，则构成五进制计数器；
若将Q A 接CP 2，计数脉冲由CP 1输入，输出为Q D Q C Q B Q A 时，则构成8421BCD 码十进制计数器；
若将Q D 接CP 1，计数脉冲由CP 2输入，输出从高位到低位为Q A Q D Q C Q B 时，则构成5421BCD 码十进制计数器。
在二、五、十进制的基础上，利用反馈控制置0或置9的方法，将Q D 、Q C 、Q B 、Q A 与R 0（1）、R 0（2）及S 9（1）、S 9（2）作适当连接，可得到二～十等九种进制的计数中的任一种。
3、任意进制计数器
二进制和十进制以外的进制统称为任意进制。要构成任意进制的计数器，只有利用集成二进制或十进制计数器，用反馈置零法或反馈置数法来实现。假设已有M 进制计数器，要构成N 进制计数器，有M ＞N 和M ＜N 这两种可能。下面首先讨论N ＞M 时的情况。
在N 进制计数器的计数过程当中，设法跳过（M - N）个状态，就可得到N 进制计数器。实现跳越的方法有置数法和清零法两种。
（1）置数法
置数法适用于有预置数端的集成计数器。通过预置数功能让计数器从某个预置状态开始计数，计满N 个状态后产生置数信号，使计数器又进入预置数状态，然后重复上述过程。图5-25为由74LS161用置数法构成的十二进制计数器。
图5-25 置数法构成的十二进制计数器
（2）清零法
清零法适用于有异步置零输入端的集成计数器。计数器从全“0”状态开始计数，计满N 个状态后产生清零信号，使计数器回到初态。图5-26为74LS161用清零法构成的十二进制计数器。
图5-26 清零法构成的十二进制计数器
例5-2 试用74LS160构成七进制计数器。 解 因为74LS160兼有异步置零和预置数功能，所以置数法和清零法均可采用。图5-27所示电路是用置数法由74LS160构成的七进制计数器。
图5-27 例5-2的电路图
例5-3 试用74LS290构成九进制计数器。
解 根据74LS290的逻辑功能表接成的九进制计数器如图5-28所示。
图5-28 例5-3的电路图
三、应用实例
1、利用计数器的级联扩展计数容量
中规模集成计数器设置多输入端的一个主要目的是为了扩展逻辑功能，通过电路外部不同方式的连接，使其变为任意进制计数器。若一片计数器容量不够用时（即M
串联连接时有同步式连接和异步式连接两种。在同步式连接中，计数脉冲同时加到各片上，低位片的进位输出作为高位片的片选信号或计数脉冲的输入选通信号。在异步式连接中，计数脉冲只加到最低位片上，低位片的进位输出作为高位片的计数输入脉冲。
例5-4 试用两片74LS160组成百进制计数器。
解 因74LS160是十进制计数器，所以两级串联后，乘积正好是100。 图5-29是用异步式连接的百进制计数器。其中第一片的进位输出信号C 经反相器反相后作为第二片的计数脉冲，显然这是一个异步计数器。
由74LS160的功能表可知，为使计数器工作在正常计数状态，应将两片的
R d 、LD 、EP 、ET 接高电平。但第二片（高位）必须在低位已计成9以后，下一个计数脉冲到达时才允许计数，这时低位返回0状态，同时高位计入一个1，其它情况下第二片都保持原有状态不变。
图5-29 例5-4的电路图
例5-5 试用两片74LS160组成五十四进制计数器
解 首先用同步式连接将两片74LS160级联成百进制计数器，然后在此基础上用置数法连成五十四进制计数器，如图5-30所示。
图5-30 例5-5的电路图
2、数字电子显示钟 计数器的应用很广，本节介绍数字电子显示钟。数字电子显示钟由标准时间源、计数译码显示电路组成。
标准时间源产生的秒脉冲（1Hz ）作为计数器的计数脉冲，是计时的基准信号。
秒和分计数器分别用2片加法计数器串接而成。它们的个位为十进制计数器，十位为六进制计数器，构成六十进制计数器。个位信号送至十位计数器，计到60时自动复零。时计数器是用2片加法计数器组合而成的二十四进制计数器。当计数器计到24h 时，时、分、秒全部清零。整个计数译码显示电路如图5-31所示。图中采用的均为74LS160同步十进制加法计数器。
第1、2片74LS160组成六十进制秒计数器。第1片（个位）接成十进制，它的进位输出接至第2片（十位）的CP 输入端，第2片采用置位法接成六进制。G 2门的输出作为十位片的进位输出。当十位计至5（Q 3Q 2Q 1Q 0=0101）以后G 2门输出低电平，使LD =0，处于预置数工作状态。第六个个位的进位脉冲到达时计数器置成Q 3Q 2Q 1Q 0= D3D 2D 1D 0=0000状态，同时G 2门输出跳变为高电平，使分计数器的个位计入一个“1”。
第3、4片74LS160组成六十进制分计数器，接法与秒计数器完全相同。
第5、6片74LS160组成二十四进制时计数器。其中个位为十进制，它的进位输出信号作为十位的时钟脉冲。当计成24时，个位为4（Q 3Q 2Q 1Q 0=0100），十位为2（Q 3Q 2Q 1Q 0=0010），此时G 6门输出变为低电平，使两片R d 同时为低电平，两片计数器立即被置为0000状态。
译码器由4片74LS247组成，每一片74LS247驱动1只数码管，显示时和分。由于74LS247是以低电平为输出信号，所以显示数码管要采用共阳极的七段数码管。此外74LS247是集电极开路输出，为了限制数码管各段导通时的正向电流，在数码管和译码器之间还串有限流电阻。
图5-31 计数译码显示电路
3、顺序脉冲发生器 在数字系统中，经常要求系统按照规定的时间顺序进行一系列的操作，这就要求控制部分能给出在时间上有一定先后顺序的脉冲信号，以便协调各部分按次序动作。产生顺序脉冲信号的电路称为顺序脉冲发生器。可以用计数器和译码器
组合成顺序脉冲发生器。图5-32所示为由74LS161（4位同步二进制加法计数器）和74LS138（3线-8线译码器）组成的顺序脉冲发生器。它在每个计数循环中能给出八个顺序脉冲。
图5-32 顺序脉冲发生器
由图可见，当CP 脉冲连续不断输入时，计数器74LS161的状态Q 3Q 2Q 1Q 0将按“0000”~“1000”的顺序循环，低3位Q 2Q 1Q 0按000→001→010→011→100→101→111→000的顺序循环。用低3位的输出作为74LS138的输入，因此译码器的八个输出端从Y 0到Y 7也将不停地发出低电平脉冲。这样，我们就得到了一组
Z 0~Z 7的顺序脉冲，如图5-33所示。
图5-33 顺序脉冲发生器的电压波形图
技能实训七 时序逻辑电路的分析与应用
一、实训目的
1．掌握时序电路的分析和测试方法。
2．掌握集成移位寄存器的逻辑功能测试方法及其应用。 二、实训仪器与设备 1．面包板 1块
2．双踪示波器 1台
3． 74LS112 双负沿触发JK 触发器 2块
74LS194 4位双向通用移位寄存器 1块 74LS20 双4输入与非门 1块 三、实训预习要求
1．复习时序逻辑电路的分析方法。分析实验中所选时序电路的逻辑功能。 2．复习有关集成块74LS194的内容，了解其逻辑功能。查出其引线排列图，了解各管脚的作用。
3．复习用74LS194构成脉冲序列发生器的方法和工作原理。 四、实训内容
1．分析时序逻辑电路的功能：
（1）用两片74LS112组成实训图5-1所示电路。
（2）将图中CP 端输入连续脉冲（f =1kHz），用双踪示波器同时观测并记录CP 与 Q 2、Q 1、Q 0的波形。分析其逻辑功能。
实训图5-1 时序电路的逻辑功能分析
2．测试74LS194的逻辑功能：
（1）按芯片引脚图将R d 、S 1、S 0、A 、B 、C 、D 端接电平开关，CP 接单脉冲，
Q D 、Q C 、Q B 、Q A 端接电平显示灯。测试Q D ～Q A 状态填入实训表5-1中，并说明功能。
实训表5-1
（2）将R d 、S 1、S 0、D SR 、D SL 端接电平开关、CP 接单脉冲，Q D 、Q C 、Q B 、Q A
端接电平显示灯，R d 先0后1，按实训表5-2、实训表5-3的要求观测并记录
Q D ～Q A 状态。
3．用用一片74LS194和一片74LS20构成脉冲序列发生器。按实训图5-2接线，A 、
B 、C 、D 端接电平开关，Q D 、Q C
、Q B 、Q A 端接电平显示灯，S 0和R d 悬空。观测并记录Q D ～Q A 状态填入实训表5-4中。
实训图5-2 脉冲序列发生器
实训表5-4
六、实训报告1、画测试电路（标出集成块引脚号）和实验波形及数据表、分析测试结果。 2、总结移位寄存器74LS194
的逻辑功能；画四相序列脉冲发生器的时序图。 3、讨论实验中遇到的问题。
技能实训八 计数器及其应用
一、实训目的
1．掌握集成计数器的逻辑功能测试方法及其应用。 2．运用集成计数器构成任意进制计数器。 二、实验仪器与设备 1．面包板 1块
2．双踪示波器 1台
3．74LS192 同步十进制可逆计数器 2块
74LS00 四2输入与非门 1块 三、实训预习要求
1．了解集成块74LS192的逻辑功能。查出其引脚排列图，了解各管脚的作用。
2．复习构成任意进制计数器的两种方法（反馈归零法和反馈置数法）。 四、实验内容
1．测试集成计数器74LS192的逻辑功能：
74LS192是同步十进制可逆计数器，其逻辑符号和外引脚排列如实训图5-3所示。
实训图5-3 74LS192的逻辑符号和外引脚排列图
74LS192具有下述功能：
①异步清零：R d =1，Q 3Q 2Q 1Q 0=0000
②异步置数：R d =0，LD =0，Q 3Q 2Q 1Q 0=D 3D 2D 1D 0
③保持：R d =0，LD =1，CP U =CP D =1，Q 3Q 2Q 1Q 0保持原态
④加计数：R d =0, LD =1，CP U =CP ，CP D =1，Q 3Q 2Q 1Q 0按加法规律计数 ⑤减计数：R d =0, LD =1，CP U =1，CP D = CP ，Q 3Q 2Q 1Q 0按减法规律计数 （1）按芯片引脚图将R d 、LD 、D 3、D 2、D 1、D 0端接电平开关，Q 3、Q 2、Q 1、
Q 0端接电平显示灯。测试Q 3～Q 0状态填入实训表5-5中，并说明逻辑功能。
（2）将R d =0、LD =1，Q 3、Q 2、Q 1、Q 0端接电平显示灯、并同时分别接译码显示电路“8、4、2、1”插孔上，CP U 、CP D 分别输入连续脉冲(f =1Hz)，观察数码管数字的变化，同时记录Q 3～Q 0状态填入实训表5-6、实训表5-7。
2、用74LS192构成任意进制计数器： （1）反馈归零法：
①用一片74LS192和一片74LS00组成六进制计数器。按实训图5-4（a ）接线，将Q 3、Q 2、Q 1、Q 0端接电平显示灯、并同时分别接到译码显示电路“8、4、2、1”插孔上，CP U 输入连续脉冲(f =1Hz)，观察数码管数字的变化，同时记录Q 3～
Q 0状态填入实训表5-8中。
②CP U 端输入连续脉冲(f =1KHz)，用双踪示波器同时观测并记录CP 和Q 2的波形，画在实训图5-4（b ）中，并比较其频率。
（a ）
（b ）
实训图5-4 六进制计数器
(2)反馈置数法：
用二片74LS192和一片74LS00组成六十进制计数器，并与CD4511、TS547构成计数、译码、显示电路，如实训图5-5所示，CP U 端输入连续脉冲（f =1Hz），观察数码管数字的变化。
实训图5-5 六十进制计数器
六、实训报告
1、画出测试电路（标出集成块引脚号）和实验波形及数据表、分析测试结果。
2、说明构成任意进制计数器的两种方法。画出六进制计数器的状态图。 3、讨论实验中遇到的问题。
习 题
一、填空题
1、时序逻辑电路由 和 两部分组成。
2、寄存器按其功能不同，可分为 和 。 3、计数器按进制方式不同划分为 、 以及任意进制计数器。
4、计数器按数字的增减划分为 、 和 计数器。 5、构成任意进制的计数器的常用方法有 和 两种。 6、N 位二进制计数器能记录的最大脉冲个数为 。 二、选择题
1、下列触发器中，不能用于移位寄存器的是（ ）。 A 、D 触发器；B 、JK 触发器；C 、基本RS 触发器。 2、寄存器的电路结构特点是（ ）。
A 、只有CP 输入端；B 、只有数据输入端；C 、两者皆有。
3、清零法适用于有（ ）的集成计数器。
A 、有异步置零输入端；B 、只有预置数端；C 、进位输出端。 三、判断题
1、触发器是最简单的时序逻辑电路。（ ） 2、存放n 位数码需要n 个触发器。（ ） 3、n 位二进制计数器共有2n -1个状态。（ ）
4、各触发器的脉冲信号来源不同的计数器称为同步计数器。（ ） 四、分析简答题
1、组合逻辑电路与时序逻辑电路有什么不同？
2、同步时序逻辑电路与异步时序逻辑电路有什么不同？
3、描述时序逻辑电路逻辑功能可采用哪些方法？对给定的时序逻辑电路一般采取哪些步骤进行分析？分析目的是什么？
4、电路如题4图所示，设初始状态Q 1=Q 0=0，问经过3个CP 脉冲作用后，Q 1、Q 0处于什么状态？
题4图
5、电路的输入波形如题5图所示，设初始状态Q 1=Q 0=0，试画出Q 1、Q 0的工作波形。
题5图
6、画出用四位集成双向移位寄存器74LS194构成的八位双向移位寄存器的逻辑电路图。
7、写出题7图所示电路的驱动方程和状态方程，并画出在8个CP 脉冲作用下Q 1和Q 0的波形，说明其逻辑功能。设初始状态Q 1=Q 0=0。
题7图
8、设初始状态Q 2=Q 1=Q 0=0，，画出题8图所示的电路在9个CP 脉冲作用下Q 2、Q 1、Q 0的波形，说明其逻辑功能。
题8图
9、题9图所示移位寄存器保存的原始信息为1111。试问下一个CP 脉冲作用后，它保存什么样的信息？多少个CP 脉冲作用后，信息循环一周？
题9图
10、试分析题10图是几分频电路。
题10图
11、分析题11图所示的计数器电路，说明这是几进制计数器。
题11图
12、分析题12图所示的计数器在M =1和M =0时各为几进制计数器。
题12图
第五章 时序逻辑电路
前面介绍的组合逻辑电路无记忆功能。而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节 时序逻辑电路的分析
一、概述
1、时序逻辑电路的组成
时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。图中外部输入信号用X （x 1，x 2，„ ，x n ）表示；电路的输出信号用Y （y 1，y 2，„ ，y m ）表示；存储电路的输入信号用Z （z 1，z 2，„ ，z k ）表示；存储电路的输出信号和组合逻辑电路的内部输入信号用Q （q 1，q 2，„ ，q j ）表示。
图5-1 时序逻辑电路的结构框图
可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法 用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式
图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：
Y =F (X ，Q n ) Z =G (X ，Q n ) Q n +1=H (Z ，Q n )
它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y 不仅与当时的输入X 有关，而且与存储电路的状态Q n 有关。
（2）状态转换真值表
状态转换真值表反映了时序逻辑电路的输出Y 、次态Q n +1与其输入X 、现态Q n 的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。
（3）状态转换图
状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图
波形图又称为时序图，是电路在时钟脉冲序列CP 的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
二、时序逻辑电路的分析 1、时序逻辑电路的分类
时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP 控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。
2、时序逻辑电路的分析步骤
分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下：
（1）根据给定电路写出其时钟方程、驱动方程、输出方程；
（2）将各触发器的驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。
（3）进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算，得到相应的次态和输出。
（4）列状态转换表。画状态图或时序图。 （5）用文字描述电路的逻辑功能。 3、分析举例
例5-1 分析图5-2所示时序逻辑电路的逻辑功能。
图5-2 例5-1的逻辑电路
解 该时序电路的存储电路由一个主从JK 触发器和一个T 触发器构成，受统一的时钟CP 控制，为同步时序逻辑电路。T 触发器T 端悬空相当于置1。
（1）列逻辑表达式。
输出方程及触发器的驱动方程分别为
Y =Q 0n ·Q 1n T =1；J =K =Q 0n
将驱动方程代入T 触发器和JK 触发器的特性方程，得电路的状态方程为：
Q 0n +1=0n Q 1n +1= Q0n 1n +0n Q1n
（2）列状态转换表。
设初始状态Q 1Q 0=00，代入输出方程得到Y =0。在第一个时钟CP 下降沿到来时，由状态方程计算出次态Q 0n +1= 0n =0=1、Q 1n +1=0；再以得到的次态作为新的初态代入状态方程得到下一个次态。依次类推，便可得到表5-1的状态转换表。
状态转换图和波形图如图5-3所示。
（a ）
（b ）
图5-3 例5-1的状态转换图和波形图
（4）电路的逻辑功能。
由以上分析可知，此电路是一个两位二进制计数器。每出现一个时钟脉冲CP ，Q 1Q 0的值就按二进制数加法法则加1，当4个时钟脉冲作用后，又恢复到初态，而每经过这样一个周期性变化电路就输出一个高电平。
第二节 寄存器
具有接收、暂存和传送二进制数码功能的逻辑部件称为寄存器。它被广泛地用于各类数字系统和数字计算机中，所以已经将其做成了系列产品，供用户选择。
具有记忆功能的触发器可以寄存数码。由于一个触发器可存放一位二进制数码，因此存放n 位数码就需要n 个触发器。
寄存器按其功能不同，可分为数码寄存器和移位寄存器。 一、数码寄存器
存放数码的组件称为数码寄存器，简称寄存器。它只具有接收、暂存和清除原有数码的功能。图5-4是由四个D 触发器组成的四位数码寄存器。四个触发器的时钟脉冲输入端连在一起实行同步控制。D 0～D 3是并行数据输入端，Q 0～Q 3是并行数据输出端。
图5-4 D 触发器组成的四位寄存器
例如，要存入数码1011，则寄存器的四个输入端D 3D 2D 1D 0应置为1011，当CP 脉冲上升沿出现时，触发器的输出端Q 3Q 2Q 1Q 0就变为1011，于是这四位二进制数码便同时存入四个触发器中，当外部电路需要这组数据时，可从Q 3Q 2Q 1Q 0端读出。在下一个寄存指令到达之前，数码一直保存在寄存器中，故它又称为锁存器。因为D 触发器的状态由其D 端的电平来决定，所以接收数码前可以不用清零。若要求清除寄存器中原有数码，可在清零端R d 加一负脉冲，使各触发器置0态。 寄存器接收数码时是同时输入，输出数码时也是同时输出。所以这种寄存方式称为并行输入、并行输出。
常用的中规模集成数码寄存器有四位、八位等多种类型。例如四位数码寄存器有T1175、T4175等，八位数码寄存器有T4373、T4377等。图5-5是带有清除端的四位寄存器74LS175的引脚排列图，R d 为异步清“0”端。表5-2是74LS175的逻辑功能表。该电路一步即可实现数据存放。
图5-5 四位寄存器74LS175外引脚排列图
在数字电路系统中，由于运算的需要，常常要求寄存器中输入的数码能逐位移动，这种具有移位功能的寄存器称为移位寄存器。移位寄存器的功能和电路形式较多，按移位方向可分为单向移位寄存器和双向移位寄存器；按接收数据的方式可分为串行输入和并行输入；按输出方式可分为串行输出和并行输出。所谓串行输入是指将数码从一个输入端逐位输入到寄存器中，而串行输出是指数码在末位输出端逐位出现。
移位寄存器有时要求在移位过程中数据不丢失，仍然保持在寄存器中。只要将移位寄存器的最高位的输出接至最低位的输入端，或将最低位的输出接至最高位的输入端。这种移位寄存器称为循环移位寄存器，它也可以作为计数器用，称为环形计数器。
1、单向移位寄存器
单向移位寄存器是指数码仅能作单一方向移动的寄存器。可分为左移寄存器和右移寄存器。图5-6所示是由D 触发器组成的四位串行输入、串并行输出的左移寄存器。
图5-6 D 触发器组成的四位左移寄存器
图中FF 3是最高位触发器，FF 0是最低位触发器，每一个低位触发器的Q 端依次接到高一位触发器D 端，只有最低位触发器FF 0的D 端接收数码D i 。D 0为串行输入端，Q 3为串行输出端，Q 3、Q 2、Q 1和Q 0为并行输出端。所有触发器的复位端接在一起作为清“0”端。各触发器的CP 均相同，显然是同步时序逻辑电路。其状态方程为：
Q 0n +1= D0= D Q 1n +1= D1= Q0n Q 2n +1= D2= Q1n Q 3n +1= D3= Q2n
假设各触发器的初始状态都为0，若要寄存数码“1011”，则可由串行输入端D 0输入一组与移位脉冲CP 同步的串行数码“1011”，则Q 3、Q 2、Q 1、和Q 0的状态转换表如表5-3所示。显然：经过四个移位脉冲作用后，四位串行输入数码“1011”全部被送入移位寄存器，可以由Q 3Q 2Q 1Q 0端并行输出，实现了将串行码、
转换成并行码的逻辑功能。为了加深理解，在图5-7中画出数码为“1011”时在寄存器中移位的波形图。
表5-3 四位左移寄存器状态表
图5-7 四位左移寄存器工作波形图
当需要串行输出时，则Q 3端可作为串行输出端，再送入四个移位脉冲，移位寄存器中存放的四位数码“1011”就可由Q 3端全部移出，实现串入一串出的逻辑功能。
在左移寄存器中，数码的移动方向是自右向左，完成低位至高位的移动功能，若将各触发器的连接顺序调换一下，让左边触发器的输出作为右边触发器的输入，则可构成右移寄存器。若再添加一些控制门，则可构成既能左移也能右移的双向移位寄存器。
2、双向移位寄存器
用边沿D 触发器组成的一种4位双向移位寄存器如图5-8所示。图中数码的移位方向取决于移位控制端X 的状态。当X =1时，实现左移；当X =0时，实现右移。D SL 、D SR 分别为左、右移数码输入端，反相后接转换控制门。
其数码输入端的逻辑表达式为：
D 0 =X D SL +X Q 1
D 1 =X Q 0+X Q 2 D 2 =X Q 1+X Q 3
D 3 =X Q 2+X D SR
以FF 0为例，当X =1时，D 0=D SL ，实现左移；当X =0时，D 0=Q 1n ，使Q 0n+1= Q1n ，实现右移。同理，可以分析其他任意两位之间的移位情况。
图5-8 D触发器组成的4位双向移位寄存器
3、集成移位寄存器74LS194
集成移位寄存器74LS194由四个RS 触发器及它们的输入控制电路组成。它是一种典型的中规模四位双向移位寄存器。图5-9是74LS194的逻辑符号和引脚排列图。在其控制端加不同的电平，可实现左移、右移、并行置数、保持存数和清“0”等多种功能。其中A 、B 、C 、D 为并行数据输入端；D SL 、D SR 分别为左移和右移串行数据输入端。CP 为移位脉冲输入端。R d 为异步清“0”端。Q A 、Q B 、
Q C 、Q D 为并行数据输出端，S 1、S 0为工作方式控制端。
表5-4是74LS194的功能表。当R d =1，CP 上升沿来到时，电路才可能按S 1、
S 0设置的方式执行移位或置数操作。
当S 1=0、S 0=0时，移位寄存器工作在保持状态。 当S 1=0、S 0=1时，移位寄存器工作在右移状态。 当S 1=1、S 0=0时，移位寄存器工作在左移状态。
当S 1=S 0=1时，移位寄存器工作在并行输入数据状态。
图5-9 四位双向移位寄存器74LS194的逻辑符号和外引脚排列图
1、寄存器的扩展
如果需要寄存的数据比移位寄存器的位数还多时，移位寄存器的容量就不够用了。这时除了选用更大容量的移位寄存器以外，还可以通过扩展接法，将几片集成电路接在一起使用，以满足要求。
扩展接法非常简便。图5-10所示就是用两片74LS194接成八位双向移位寄存器的连接方法。
其中，第1片74LS194的末位输出Q 3接到第2片74LS194的D SR 端，而将第2片的第一位输出Q 0接到第1片的D SL 端。同时将两片CP 、R d 、S 1和S 0并联。两片的八个输出端构成了八位移位寄存器的输出Y 7~Y 0，两片的八个并行数据输入端构成了八位并行数据输入端A 7~A 0。第1片的D SR 就是整个八位双向移位寄存器的右移输入端，第2片的D SL 就是整个八位双向移位寄存器的左移输入端。
图5-10 用两片74LS194接成的八位双向移位寄存器
2、移位寄存器型计数器
如果将移位寄存器的输出经过一定的反馈逻辑电路接回到它的串行输入端，那么在时钟信号的作用下电路的状态将按照一定的顺序循环变化，我们把这种电路称为移位寄存器型计数器。移位寄存器型计数器有环形和扭环形。图5-11是用74LS194构成的四位环形计数器，设计非常简单但是该电路不能自启动，对其
进行改进可得到如图5-12(a)所示的具有自启动能力的四位环形计数器。图5-12(b)是用74LS194构成能自启动的四位扭环形计数器。
图5-11 四位环形计数器
图5-12 能自启动的四位环形计数器和四位扭环形计数器 3、脉冲序列发生器的设计 在数字系统中，常常要求系统按照规定的时间顺序进行一系列的操作，这就要求系统的控制部分能给出在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。这种能产生顺序脉冲信号的电路称为脉冲序列发生器。图5-13是一个用74LS194构成的四相脉冲序列发生器，图中P 端接单负脉冲，CP 端输入连续脉冲。
图5-13 脉冲序列发生器
当启动信号端P 输入一个低电平脉冲时，使与非门G1输出为1，此时S 1=S 0=1时，移位寄存器并行输入数据， QA Q B Q C Q D = ABCD =0111。启动信号撤除后，由于寄存器输出端Q A =0，使与非门G2的输出为1，此时G1门由于两个输入端同时为1而输出为0，则S 1=0、S 0=1时，移位寄存器在CP 脉冲作用下进行右移操作。因为此时D SR = QD =1，所以最低位不断送入1，Q D =0时，最低位送入0。所以，在移位过程中，与非门G2的输入端总有一个为0，因而总能保持G2的输出为1，从
而使与非门G1的输出为0，维持S 1=0、S 0=1，右移不断进行下去。右移位情况如表5-5所示，波形图如图5-14所示。由此可见，电路可按固定的时序输出低电平脉冲。
图5-14 四相脉冲序列发生器波形图
产生序列信号的关键是从移位寄存器的输出端引出一个反馈信号送至串行输入端。反馈逻辑电路由各种门电路构成，其输入为移位寄存器的4个输出端，其输出直接送串行数据输入端。选择合适的反馈组合，可以得到不同长度，不同数值的序列信号。n 位移位寄存器构成的序列信号发生器产生的序列信号的最大长度P =2n 。
第三节 计数器
一、计数器概述
在数字系统中使用最多的时序逻辑电路就是计数器。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和进行数字运算等。
计数器若按各个计数单元动作的次序划分，可分为同步计数器和异步计数器；若按进制方式不同划分，可分为二进制计数器、十进制计数器以及任意进制计数器；若按计数过程中数字的增减划分，可分为加法计数器、减法计数器和加减均可的可逆计数器。在数字系统中，任何进制都以二进制为基础。
1．异步二进制计数器
（1）异步二进制加法计数器
图5-15是用四个主从JK 触发器组成的四位二进制加法计数器逻辑图。
图
5-15 用JK 触发器组成的异步二进制四位加法计数器
图中各触发器的J 端和K 端都悬空，相当于置1，由JK 触发器的真值表知，只要有时钟信号输入，触发器的状态一定发生翻转。图中低位触发器的Q 接至高位触发器的C 1端，当低位触发器由1态变为0态时，Q 就输出一个下降沿信号，这个信号正好作为进位输出。
计数器在工作之前，一般通过各触发器的置零端R d 加入负脉冲，使计数器清0。当计数脉冲CP 输入后，计数器就从Q 3Q 2Q 1Q 0=0000状态开始计数。
当第1个CP 脉冲下降沿到达时，FF 0由0态变为1态， Q0由0变1，Q 1、Q 2、Q 3因没有触发脉冲输入，均保持0态；当第2个CP 脉冲下降沿到达时，FF 0由1态变为0态，即Q 0由1变0，所产生的脉冲负跳变使FF 1随之翻转，Q 1由0变1。但Q 1端由0变为1的正跳变无法使FF 2翻转，故Q 2、Q 3均保持0态。
依次类推，每输入1个计数脉冲，FF 0翻转一次；每输入2个计数脉冲，FF 1
翻转一次；每输入15个计数脉冲后，计数器的状态为“1111”。显然，计数器所累计的输入脉冲数可用下式表示：
N =Q 3×23+Q 2×22+Q 1×21+Q 0×20
第16个脉冲作用后，四个触发器均复位到0态。从第17个CP 脉冲开始，计数器又进入新的计数周期。可见一个四位二进制计数器共有24=16个状态，所以四位二进制计数器可组成一位十六进制计数器。由于各触发器的翻转时刻不同，所以这种计数器又称为异步计数器。各触发器状态的变化及计数情况见表5-6所示。
每个触发器状态波形的频率为其相邻低位触发器状态波形频率的二分之一，即对输入脉冲进行二分频。所以，相对于计数输入脉冲而言，FF 0、FF 1、FF 2、FF 3的输出脉冲分别是二分频、四分频、八分频、十六频，由此可见N 位二进制计数器具有2N 分频功能，可作分频器使用。
图5-16 各级触发器的波形图
用D 触发器也可以组成异步二进制加法计数器。如图5-17所示就是用维持阻塞D 触发器组成的异步四位二进制加法计数器。其逻辑功能分析与图5-15所示计数器相同。
图5-17 用D 触发器组成的异步四位二进制加法计数器
（2）异步二进制减法计数器
减法计数器按照二进制减法规则进行计数。四位二进制减法计数规则如表5-7所示。
①每来一个计数脉冲，最低位的触发器要翻转一次； ②低位触发器由0变为1时，要向相邻高位触发器产生一个阶跃脉冲作为借位信号。该阶跃脉冲可作为高位触发器的计数脉冲CP 的信号。
用JK 触发器组成的二进制减法计数器及工作波形如图5-18所示。除最低位触发器由计数脉冲触发外，其他各级触发器均由相邻低位的触发器输出信号触发。当计数脉冲输入时，计数器里所存的数依次减少。
（a ）
（b ）
图5-18 JK 触发器组成的四位二进制减法计数器和工作波形 2、同步二进制计数器
（1）同步二进制加法计数器
异步二进制计数器结构简单，但由于触发器的翻转逐级进行，因而计数速度较低。若使计数器状态转换时，将所有需要翻转的触发器同时翻转，则可以提高计数速度。下面以同步四位二进制加法计数器为例说明其计数原理。
利用四位加法计数器的状态表（即表5-6），可以找到构成同步二进制加法计数器的方法。由表可知，最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q 全为1时，在下一计数脉冲触发沿到来时翻转。若采用主从JK 触发器，则可得到四个触发器JK 端的逻辑表达式为：
J 0=K 0=1 J 1=K 1= Q 0 J 2=K 2= Q 1Q 0 J 3=K 3= Q 2Q 1Q 0
以上讨论的是四位，如果位数更多，控制进位的规律可以依次类推。第n 位触发器的JK 端逻辑表达式应为：
J n =K n =Q n -1„Q 1Q 0
由此得到同步四位二进制加法计数器的一种连接方式，如图5-19所示。各触发器受同一计数脉冲CP 的控制，其状态翻转与CP 脉冲同步，显然它比异步计数器的计数速度高。
图5-19 同步四位二进制加法计数器
（2）同步二进制减法计数器 利用二进制减法计数规则，可得到构成同步二进制减法计数器的方法。由表5-7可知：实现减法计数要求最低位触发器每输入一个计数脉冲翻转一次，其它各触发器都是在其所有低位触发器输出端Q 全为0时，在下一计数脉冲触发沿到来时翻转。因此，只要将图5-19所示的二进制加法计数器的输出由Q 端改为Q 端，便构成了同步四位二进制减法计数器。
（3）同步二进制可逆计数器
同步二进制可逆计数器是在加法计数器和减法计数器的基础上，再设置一些控制电路而组成的，它兼有加、减两种功能。
图5-20是一个同步二进制可逆计数器的逻辑图，进位控制方式是并行的。由两级与非门进行级间转换，同时完成并行进位功能。
图5-20 并行进位同步二进制可逆计数器
当X =1时，下面3个与非门关闭，切断了后级触发器（高位）J 、K 端与前级触发器（低位）Q 端的连接；同时上面3个与非门打开，将后级触发器的J 、K 端与前面各级触发器的Q 端的与相连，计数器便可递增计数。
当X =0时，下面3个与非门打开，各触发器的J 、K 端将按下列各式连接：
J 0=K 0=1
J 1=K 1=Q 0 J 2=K 2=Q 1Q 0 J 3=K 3=Q 2Q 1Q 0
即当控制端X =0时，进行递减计数。
可见，可逆计数器是通过控制端X 的高、低电平，实现加、减计数的。 综上所述：对n 位二进制计数器要有n 个触发器，它共有2n 个状态，这种计数器可统称为2n 模的计数器（或模2n 计数器），其计数容量为2n -1。
3、十进制计数器
二进制计数器结构简单，但是读数不方便，有些场合需要采用十进制计数器，以便译码显示输出。十进制计数器通常是在四位二进制计数器的基础上经过修改得到的。它跳过了1010~1111这六个状态，用四位二进制数的0000~1001代表十进制中的每一个数，状态表见表5-8。
图5-21图5-22是由四个JK 触发器构成的同步十进制加法计数器的逻辑电路。工作原理请读者自行分析。
图5-21 异步十进制加法计数器
图5-22 同步十进制加法计数器
二、集成计数器
集成计数器具有功能完善、通用性强、功耗低、工作速度快、功能可扩展等许多优点，应用非常广泛。目前用得最多、性能较好的是高速CMOS 集成计数器，其次是TTL 计数器。由于定型产品的种类毕竟有限，就计数进制而言，在集成计数器中，只有二进制和十进制计数两大系列。因此，学习集成计数器，必须掌握用已有的计数器芯片构成其它任意进制计数器的连接方法。
1、集成同步计数器
同步计数器电路复杂，但计数速度快，多用在计算机电路中。目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器
中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。图5-23所示是它的逻辑符号和引脚排列图。
图5-23 74LS161的逻辑符号和外引脚排列图
图中LD 为同步置数控制端，R d 为异步置0控制端，EP 和ET 为计数控制端，
D 0~D 3为并行数据输入端，Q 0~Q 3为输出端，C 为进位输出端。表5-9为74LS161的功能表。
①异步清0 当R d =0时，输出端清0，与CP 无关。
②同步并行预置数 R d =1，当LD =0时，在输入端D 3D 2D 1D 0预置某个数据，则在CP 脉冲上升沿的作用下，就将输入端的数据置入计数器。
③保持 R d =1，当LD =1时，只要EP 和ET 中有一个为低电平，计数器就处于保持状态。在保持状态下，CP 不起作用。
④计数 R d =1，LD =1，EP =ET =1时，电路为四位二进制加法计数器。当计到1111时，进位输出端C 送出进位信号（高电平有效），即C =1。
（2）集成同步十进制计数器
集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器
异步计数电路简单，但计数速度慢，多用于仪器、仪表中。 （1）集成计数器74LS290
图5-24是二-五-十进制集成计数器74LS290的逻辑符号和外引脚排列图。它兼有二进制、五进制和十进制三种计数功能。当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表5-10是它的功能表。
图5-24 74LS290的逻辑符号和外引脚排列图
①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。
②异步置9 当S 9（1）= S9（2）=1，则计数器置9，即Q D Q C Q B Q A =1001。
③计数 当R 0（1）、R 0（2）和S 9（1）、S 9（2）均至少有一个为低电平时，计数器处于计数工作状态。
计数时有以下四种情况：
若计数脉冲由CP 1输入，从Q A 输出，则构成一位二进制计数器； 若计数脉冲由CP 2输入，从Q D Q C Q B 输出，则构成五进制计数器；
若将Q A 接CP 2，计数脉冲由CP 1输入，输出为Q D Q C Q B Q A 时，则构成8421BCD 码十进制计数器；
若将Q D 接CP 1，计数脉冲由CP 2输入，输出从高位到低位为Q A Q D Q C Q B 时，则构成5421BCD 码十进制计数器。
在二、五、十进制的基础上，利用反馈控制置0或置9的方法，将Q D 、Q C 、Q B 、Q A 与R 0（1）、R 0（2）及S 9（1）、S 9（2）作适当连接，可得到二～十等九种进制的计数中的任一种。
3、任意进制计数器
二进制和十进制以外的进制统称为任意进制。要构成任意进制的计数器，只有利用集成二进制或十进制计数器，用反馈置零法或反馈置数法来实现。假设已有M 进制计数器，要构成N 进制计数器，有M ＞N 和M ＜N 这两种可能。下面首先讨论N ＞M 时的情况。
在N 进制计数器的计数过程当中，设法跳过（M - N）个状态，就可得到N 进制计数器。实现跳越的方法有置数法和清零法两种。
（1）置数法
置数法适用于有预置数端的集成计数器。通过预置数功能让计数器从某个预置状态开始计数，计满N 个状态后产生置数信号，使计数器又进入预置数状态，然后重复上述过程。图5-25为由74LS161用置数法构成的十二进制计数器。
图5-25 置数法构成的十二进制计数器
（2）清零法
清零法适用于有异步置零输入端的集成计数器。计数器从全“0”状态开始计数，计满N 个状态后产生清零信号，使计数器回到初态。图5-26为74LS161用清零法构成的十二进制计数器。
图5-26 清零法构成的十二进制计数器
例5-2 试用74LS160构成七进制计数器。 解 因为74LS160兼有异步置零和预置数功能，所以置数法和清零法均可采用。图5-27所示电路是用置数法由74LS160构成的七进制计数器。
图5-27 例5-2的电路图
例5-3 试用74LS290构成九进制计数器。
解 根据74LS290的逻辑功能表接成的九进制计数器如图5-28所示。
图5-28 例5-3的电路图
三、应用实例
1、利用计数器的级联扩展计数容量
中规模集成计数器设置多输入端的一个主要目的是为了扩展逻辑功能，通过电路外部不同方式的连接，使其变为任意进制计数器。若一片计数器容量不够用时（即M
串联连接时有同步式连接和异步式连接两种。在同步式连接中，计数脉冲同时加到各片上，低位片的进位输出作为高位片的片选信号或计数脉冲的输入选通信号。在异步式连接中，计数脉冲只加到最低位片上，低位片的进位输出作为高位片的计数输入脉冲。
例5-4 试用两片74LS160组成百进制计数器。
解 因74LS160是十进制计数器，所以两级串联后，乘积正好是100。 图5-29是用异步式连接的百进制计数器。其中第一片的进位输出信号C 经反相器反相后作为第二片的计数脉冲，显然这是一个异步计数器。
由74LS160的功能表可知，为使计数器工作在正常计数状态，应将两片的
R d 、LD 、EP 、ET 接高电平。但第二片（高位）必须在低位已计成9以后，下一个计数脉冲到达时才允许计数，这时低位返回0状态，同时高位计入一个1，其它情况下第二片都保持原有状态不变。
图5-29 例5-4的电路图
例5-5 试用两片74LS160组成五十四进制计数器
解 首先用同步式连接将两片74LS160级联成百进制计数器，然后在此基础上用置数法连成五十四进制计数器，如图5-30所示。
图5-30 例5-5的电路图
2、数字电子显示钟 计数器的应用很广，本节介绍数字电子显示钟。数字电子显示钟由标准时间源、计数译码显示电路组成。
标准时间源产生的秒脉冲（1Hz ）作为计数器的计数脉冲，是计时的基准信号。
秒和分计数器分别用2片加法计数器串接而成。它们的个位为十进制计数器，十位为六进制计数器，构成六十进制计数器。个位信号送至十位计数器，计到60时自动复零。时计数器是用2片加法计数器组合而成的二十四进制计数器。当计数器计到24h 时，时、分、秒全部清零。整个计数译码显示电路如图5-31所示。图中采用的均为74LS160同步十进制加法计数器。
第1、2片74LS160组成六十进制秒计数器。第1片（个位）接成十进制，它的进位输出接至第2片（十位）的CP 输入端，第2片采用置位法接成六进制。G 2门的输出作为十位片的进位输出。当十位计至5（Q 3Q 2Q 1Q 0=0101）以后G 2门输出低电平，使LD =0，处于预置数工作状态。第六个个位的进位脉冲到达时计数器置成Q 3Q 2Q 1Q 0= D3D 2D 1D 0=0000状态，同时G 2门输出跳变为高电平，使分计数器的个位计入一个“1”。
第3、4片74LS160组成六十进制分计数器，接法与秒计数器完全相同。
第5、6片74LS160组成二十四进制时计数器。其中个位为十进制，它的进位输出信号作为十位的时钟脉冲。当计成24时，个位为4（Q 3Q 2Q 1Q 0=0100），十位为2（Q 3Q 2Q 1Q 0=0010），此时G 6门输出变为低电平，使两片R d 同时为低电平，两片计数器立即被置为0000状态。
译码器由4片74LS247组成，每一片74LS247驱动1只数码管，显示时和分。由于74LS247是以低电平为输出信号，所以显示数码管要采用共阳极的七段数码管。此外74LS247是集电极开路输出，为了限制数码管各段导通时的正向电流，在数码管和译码器之间还串有限流电阻。
图5-31 计数译码显示电路
3、顺序脉冲发生器 在数字系统中，经常要求系统按照规定的时间顺序进行一系列的操作，这就要求控制部分能给出在时间上有一定先后顺序的脉冲信号，以便协调各部分按次序动作。产生顺序脉冲信号的电路称为顺序脉冲发生器。可以用计数器和译码器
组合成顺序脉冲发生器。图5-32所示为由74LS161（4位同步二进制加法计数器）和74LS138（3线-8线译码器）组成的顺序脉冲发生器。它在每个计数循环中能给出八个顺序脉冲。
图5-32 顺序脉冲发生器
由图可见，当CP 脉冲连续不断输入时，计数器74LS161的状态Q 3Q 2Q 1Q 0将按“0000”~“1000”的顺序循环，低3位Q 2Q 1Q 0按000→001→010→011→100→101→111→000的顺序循环。用低3位的输出作为74LS138的输入，因此译码器的八个输出端从Y 0到Y 7也将不停地发出低电平脉冲。这样，我们就得到了一组
Z 0~Z 7的顺序脉冲，如图5-33所示。
图5-33 顺序脉冲发生器的电压波形图
技能实训七 时序逻辑电路的分析与应用
一、实训目的
1．掌握时序电路的分析和测试方法。
2．掌握集成移位寄存器的逻辑功能测试方法及其应用。 二、实训仪器与设备 1．面包板 1块
2．双踪示波器 1台
3． 74LS112 双负沿触发JK 触发器 2块
74LS194 4位双向通用移位寄存器 1块 74LS20 双4输入与非门 1块 三、实训预习要求
1．复习时序逻辑电路的分析方法。分析实验中所选时序电路的逻辑功能。 2．复习有关集成块74LS194的内容，了解其逻辑功能。查出其引线排列图，了解各管脚的作用。
3．复习用74LS194构成脉冲序列发生器的方法和工作原理。 四、实训内容
1．分析时序逻辑电路的功能：
（1）用两片74LS112组成实训图5-1所示电路。
（2）将图中CP 端输入连续脉冲（f =1kHz），用双踪示波器同时观测并记录CP 与 Q 2、Q 1、Q 0的波形。分析其逻辑功能。
实训图5-1 时序电路的逻辑功能分析
2．测试74LS194的逻辑功能：
（1）按芯片引脚图将R d 、S 1、S 0、A 、B 、C 、D 端接电平开关，CP 接单脉冲，
Q D 、Q C 、Q B 、Q A 端接电平显示灯。测试Q D ～Q A 状态填入实训表5-1中，并说明功能。
实训表5-1
（2）将R d 、S 1、S 0、D SR 、D SL 端接电平开关、CP 接单脉冲，Q D 、Q C 、Q B 、Q A
端接电平显示灯，R d 先0后1，按实训表5-2、实训表5-3的要求观测并记录
Q D ～Q A 状态。
3．用用一片74LS194和一片74LS20构成脉冲序列发生器。按实训图5-2接线，A 、
B 、C 、D 端接电平开关，Q D 、Q C
、Q B 、Q A 端接电平显示灯，S 0和R d 悬空。观测并记录Q D ～Q A 状态填入实训表5-4中。
实训图5-2 脉冲序列发生器
实训表5-4
六、实训报告1、画测试电路（标出集成块引脚号）和实验波形及数据表、分析测试结果。 2、总结移位寄存器74LS194
的逻辑功能；画四相序列脉冲发生器的时序图。 3、讨论实验中遇到的问题。
技能实训八 计数器及其应用
一、实训目的
1．掌握集成计数器的逻辑功能测试方法及其应用。 2．运用集成计数器构成任意进制计数器。 二、实验仪器与设备 1．面包板 1块
2．双踪示波器 1台
3．74LS192 同步十进制可逆计数器 2块
74LS00 四2输入与非门 1块 三、实训预习要求
1．了解集成块74LS192的逻辑功能。查出其引脚排列图，了解各管脚的作用。
2．复习构成任意进制计数器的两种方法（反馈归零法和反馈置数法）。 四、实验内容
1．测试集成计数器74LS192的逻辑功能：
74LS192是同步十进制可逆计数器，其逻辑符号和外引脚排列如实训图5-3所示。
实训图5-3 74LS192的逻辑符号和外引脚排列图
74LS192具有下述功能：
①异步清零：R d =1，Q 3Q 2Q 1Q 0=0000
②异步置数：R d =0，LD =0，Q 3Q 2Q 1Q 0=D 3D 2D 1D 0
③保持：R d =0，LD =1，CP U =CP D =1，Q 3Q 2Q 1Q 0保持原态
④加计数：R d =0, LD =1，CP U =CP ，CP D =1，Q 3Q 2Q 1Q 0按加法规律计数 ⑤减计数：R d =0, LD =1，CP U =1，CP D = CP ，Q 3Q 2Q 1Q 0按减法规律计数 （1）按芯片引脚图将R d 、LD 、D 3、D 2、D 1、D 0端接电平开关，Q 3、Q 2、Q 1、
Q 0端接电平显示灯。测试Q 3～Q 0状态填入实训表5-5中，并说明逻辑功能。
（2）将R d =0、LD =1，Q 3、Q 2、Q 1、Q 0端接电平显示灯、并同时分别接译码显示电路“8、4、2、1”插孔上，CP U 、CP D 分别输入连续脉冲(f =1Hz)，观察数码管数字的变化，同时记录Q 3～Q 0状态填入实训表5-6、实训表5-7。
2、用74LS192构成任意进制计数器： （1）反馈归零法：
①用一片74LS192和一片74LS00组成六进制计数器。按实训图5-4（a ）接线，将Q 3、Q 2、Q 1、Q 0端接电平显示灯、并同时分别接到译码显示电路“8、4、2、1”插孔上，CP U 输入连续脉冲(f =1Hz)，观察数码管数字的变化，同时记录Q 3～
Q 0状态填入实训表5-8中。
②CP U 端输入连续脉冲(f =1KHz)，用双踪示波器同时观测并记录CP 和Q 2的波形，画在实训图5-4（b ）中，并比较其频率。
（a ）
（b ）
实训图5-4 六进制计数器
(2)反馈置数法：
用二片74LS192和一片74LS00组成六十进制计数器，并与CD4511、TS547构成计数、译码、显示电路，如实训图5-5所示，CP U 端输入连续脉冲（f =1Hz），观察数码管数字的变化。
实训图5-5 六十进制计数器
六、实训报告
1、画出测试电路（标出集成块引脚号）和实验波形及数据表、分析测试结果。
2、说明构成任意进制计数器的两种方法。画出六进制计数器的状态图。 3、讨论实验中遇到的问题。
习 题
一、填空题
1、时序逻辑电路由 和 两部分组成。
2、寄存器按其功能不同，可分为 和 。 3、计数器按进制方式不同划分为 、 以及任意进制计数器。
4、计数器按数字的增减划分为 、 和 计数器。 5、构成任意进制的计数器的常用方法有 和 两种。 6、N 位二进制计数器能记录的最大脉冲个数为 。 二、选择题
1、下列触发器中，不能用于移位寄存器的是（ ）。 A 、D 触发器；B 、JK 触发器；C 、基本RS 触发器。 2、寄存器的电路结构特点是（ ）。
A 、只有CP 输入端；B 、只有数据输入端；C 、两者皆有。
3、清零法适用于有（ ）的集成计数器。
A 、有异步置零输入端；B 、只有预置数端；C 、进位输出端。 三、判断题
1、触发器是最简单的时序逻辑电路。（ ） 2、存放n 位数码需要n 个触发器。（ ） 3、n 位二进制计数器共有2n -1个状态。（ ）
4、各触发器的脉冲信号来源不同的计数器称为同步计数器。（ ） 四、分析简答题
1、组合逻辑电路与时序逻辑电路有什么不同？
2、同步时序逻辑电路与异步时序逻辑电路有什么不同？
3、描述时序逻辑电路逻辑功能可采用哪些方法？对给定的时序逻辑电路一般采取哪些步骤进行分析？分析目的是什么？
4、电路如题4图所示，设初始状态Q 1=Q 0=0，问经过3个CP 脉冲作用后，Q 1、Q 0处于什么状态？
题4图
5、电路的输入波形如题5图所示，设初始状态Q 1=Q 0=0，试画出Q 1、Q 0的工作波形。
题5图
6、画出用四位集成双向移位寄存器74LS194构成的八位双向移位寄存器的逻辑电路图。
7、写出题7图所示电路的驱动方程和状态方程，并画出在8个CP 脉冲作用下Q 1和Q 0的波形，说明其逻辑功能。设初始状态Q 1=Q 0=0。
题7图
8、设初始状态Q 2=Q 1=Q 0=0，，画出题8图所示的电路在9个CP 脉冲作用下Q 2、Q 1、Q 0的波形，说明其逻辑功能。
题8图
9、题9图所示移位寄存器保存的原始信息为1111。试问下一个CP 脉冲作用后，它保存什么样的信息？多少个CP 脉冲作用后，信息循环一周？
题9图
10、试分析题10图是几分频电路。
题10图
11、分析题11图所示的计数器电路，说明这是几进制计数器。
题11图
12、分析题12图所示的计数器在M =1和M =0时各为几进制计数器。
题12图