班级：生物医学工程141班 姓名：刘玉奔 学号：6103413018
设计性实验项目名称 多功能数字钟
（一） 实验目的
1：学习综合且较复杂数字系统设计；
2：学习多层次、多模块数字系统设计；
3：学习数码管扫描显示电路设计；
（二） 设计要求
完成设计、仿真、调试、下载、硬件测试等环节，在型EDA 实验装置上由简单到复杂实现多功能数字钟功能，具体要求如下：
1、 数码管扫描显示时、分、秒；
2、 具有正常计时和调时、调分、调秒等校时功能； 3、 经设置应具有整点报时功能； （三） 主要仪器设备
1、 微机
1台 1套
2、 QuartusII 集成开发软件
3、 EDA 实验装置 1套 （四）实验步骤 1：确定多功能数字钟的设计模块 2：分模块原理图与代码设计 3：各模块仿真核实 4：实行综合设计 5：综合设计仿真 6：下载验证 7：总结归纳 （五）实验数据
包括以下几个模块：多路分频（VHDL 生成），模60计数器（秒），模60计数器（分），模24计数器（时），模7计数器（日）8个数码管显示（7路有效数据），调时，准点报时 A ：原理图： 图（1）：包括分（counter60），时（counter24），调时（adjusttime ），日（zscount7）模块
图（2）：包括多路分频（fenpin ），秒（count60），数码管显示（zsdisplay ），准点报时（准点报时），控制端（COUNTR ），时钟源（1KHz ），调分（ADHM ），调时（ADJH ），调日（ADJD ）， 检测输出（DAY ,HH,HL,MH,ML,SH,SL ），段显（SEG[6..0]），片选（CS[7..0]），报时（BAOSHI ）。
图（3）zsdisplay 内部结构原理图：
B ：各模块仿真：
多路分频：输入CLK=1KHz，输出CLK1Hz ，CLK2Hz ，CLK100Hz ，CLK500Hz 。
解释：CLK 为接入的系统时钟，CLK1Hz 用于调分，调日，CLK2Hz 用于调时，CLK100Hz ，CLK500Hz 用于低高音的准点报时。
60计数器（秒）：清零端在60秒时同步清零实现
解释：clock 为输入时钟，contr 为启动暂停开关，SH,SL 为秒的十位个位数，cout 为进位输出。
60计数器（分）：清零端在60分时同步清零
解释：MH,ML 为分的十位个位数
24计时器（时）：清零端在24时同步清零
解释：HH,HL 为时的十位个位数，DAY 为进位输出，给日。
7计数器（日）：置数端在7时异步置
1
解释：CLRN 置高位不实行清零功能，ENT 置高，一直启动计数功能，CLK1Hz 与CLK3Hz 同为前面的进位时钟，分别为计数时钟与置1时钟。OUT 输出用于置1。DAY 表示输出日期。
调时：
解释：CLK1为进位信号，CLK2HZ 为调时信号，CLK100HZ 为开关消颤脉冲，Kadjtime 为调时开关，低电平正常计数，高电平调时。OUT 表选择输出给下一级的信号源信号。
准点报时：
解释：在59分54(010)，56(011)，58(100)（去掉了秒的最低位）秒输出低音信号，在00分00秒（由分的进位输出端控制图中CLK2）输出高音信号。
8个数码管显示：
解释：CS 由38译码从左到右位循环选通数码管；SEG 从时到日显示11111107。
综合仿真：（ADJD:调日，ADJH 调时，ADJM 调分；CONTR:开关控制暂停启动；BAOSHI ：准点报时；DAY:日；HH,HL ：时十位，时个位；MH,ML ：分十位，分个位；SH,SL ：秒十位，秒个位；CS 片选；SEG ：段显）
解释上图：ADJM 置1，启动调分，CONTR 置1，启动时钟。
解释上图：MH,ML 为：00，SH,SL 为00，表示准点，BAOSHI 输出报时信号。 解释下图：CONTR 为低电平，各位数保持不变。
C ：管脚分配：
(六) 心得
本次实验，设计的模块较多，难度较大。从子模块到综合设计的转变上需要考虑较多东西。对于各模块，数码管显示无疑是一大难点。这里是通过4个8选1数据选择器74151，1个十进制计数器74160，1个38译码器，1个7段显示译码器74248组成。由于实验箱上有一个38译码器，所以译码电路省去一个38译码器，74160三位输出进行3个片选的管脚分配。还有一个是多路分频器选择VHDL 设计更简便。其他各模块较简单。另外要注意的就是要熟练Quartues 的原理图设计。通过这次比较综合性的的多功能数字钟的设计实验，无疑对于更深入的学习EDA 奠定了良好的基础，相信以后学习会更轻松，也更加的简便。但是，长路漫浩浩，还是得一步一个脚印，踏踏实实的做才行啊。
班级：生物医学工程141班 姓名：刘玉奔 学号：6103413018
设计性实验项目名称 多功能数字钟
（一） 实验目的
1：学习综合且较复杂数字系统设计；
2：学习多层次、多模块数字系统设计；
3：学习数码管扫描显示电路设计；
（二） 设计要求
完成设计、仿真、调试、下载、硬件测试等环节，在型EDA 实验装置上由简单到复杂实现多功能数字钟功能，具体要求如下：
1、 数码管扫描显示时、分、秒；
2、 具有正常计时和调时、调分、调秒等校时功能； 3、 经设置应具有整点报时功能； （三） 主要仪器设备
1、 微机
1台 1套
2、 QuartusII 集成开发软件
3、 EDA 实验装置 1套 （四）实验步骤 1：确定多功能数字钟的设计模块 2：分模块原理图与代码设计 3：各模块仿真核实 4：实行综合设计 5：综合设计仿真 6：下载验证 7：总结归纳 （五）实验数据
包括以下几个模块：多路分频（VHDL 生成），模60计数器（秒），模60计数器（分），模24计数器（时），模7计数器（日）8个数码管显示（7路有效数据），调时，准点报时 A ：原理图： 图（1）：包括分（counter60），时（counter24），调时（adjusttime ），日（zscount7）模块
图（2）：包括多路分频（fenpin ），秒（count60），数码管显示（zsdisplay ），准点报时（准点报时），控制端（COUNTR ），时钟源（1KHz ），调分（ADHM ），调时（ADJH ），调日（ADJD ）， 检测输出（DAY ,HH,HL,MH,ML,SH,SL ），段显（SEG[6..0]），片选（CS[7..0]），报时（BAOSHI ）。
图（3）zsdisplay 内部结构原理图：
B ：各模块仿真：
多路分频：输入CLK=1KHz，输出CLK1Hz ，CLK2Hz ，CLK100Hz ，CLK500Hz 。
解释：CLK 为接入的系统时钟，CLK1Hz 用于调分，调日，CLK2Hz 用于调时，CLK100Hz ，CLK500Hz 用于低高音的准点报时。
60计数器（秒）：清零端在60秒时同步清零实现
解释：clock 为输入时钟，contr 为启动暂停开关，SH,SL 为秒的十位个位数，cout 为进位输出。
60计数器（分）：清零端在60分时同步清零
解释：MH,ML 为分的十位个位数
24计时器（时）：清零端在24时同步清零
解释：HH,HL 为时的十位个位数，DAY 为进位输出，给日。
7计数器（日）：置数端在7时异步置
1
解释：CLRN 置高位不实行清零功能，ENT 置高，一直启动计数功能，CLK1Hz 与CLK3Hz 同为前面的进位时钟，分别为计数时钟与置1时钟。OUT 输出用于置1。DAY 表示输出日期。
调时：
解释：CLK1为进位信号，CLK2HZ 为调时信号，CLK100HZ 为开关消颤脉冲，Kadjtime 为调时开关，低电平正常计数，高电平调时。OUT 表选择输出给下一级的信号源信号。
准点报时：
解释：在59分54(010)，56(011)，58(100)（去掉了秒的最低位）秒输出低音信号，在00分00秒（由分的进位输出端控制图中CLK2）输出高音信号。
8个数码管显示：
解释：CS 由38译码从左到右位循环选通数码管；SEG 从时到日显示11111107。
综合仿真：（ADJD:调日，ADJH 调时，ADJM 调分；CONTR:开关控制暂停启动；BAOSHI ：准点报时；DAY:日；HH,HL ：时十位，时个位；MH,ML ：分十位，分个位；SH,SL ：秒十位，秒个位；CS 片选；SEG ：段显）
解释上图：ADJM 置1，启动调分，CONTR 置1，启动时钟。
解释上图：MH,ML 为：00，SH,SL 为00，表示准点，BAOSHI 输出报时信号。 解释下图：CONTR 为低电平，各位数保持不变。
C ：管脚分配：
(六) 心得
本次实验，设计的模块较多，难度较大。从子模块到综合设计的转变上需要考虑较多东西。对于各模块，数码管显示无疑是一大难点。这里是通过4个8选1数据选择器74151，1个十进制计数器74160，1个38译码器，1个7段显示译码器74248组成。由于实验箱上有一个38译码器，所以译码电路省去一个38译码器，74160三位输出进行3个片选的管脚分配。还有一个是多路分频器选择VHDL 设计更简便。其他各模块较简单。另外要注意的就是要熟练Quartues 的原理图设计。通过这次比较综合性的的多功能数字钟的设计实验，无疑对于更深入的学习EDA 奠定了良好的基础，相信以后学习会更轻松，也更加的简便。但是，长路漫浩浩，还是得一步一个脚印，踏踏实实的做才行啊。