混合信号电路的抗杂散设计
对系统设计工程师来说，也许感到头疼的问题是要设计安装处理器和混合信号IC 的高速通信和图形线路板。数字逻辑线路板的设计总是尽量使板上的元件排列紧密，而装有各种混合信号元件的电路板上，电源走线和接地层需要占用较大的空间。半导体器件运行的速度越快工作电流就越大，电源走线就需要越宽。有些放大和逻辑电路对干扰比较敏感，还需要用铜屏蔽层来使杂散信号远离易受干扰的器件。 特别是在消费类电子产品设计过程中，设计工程师利用印制电路板布线工具的“flood&fill” 功能来设计屏蔽层以抑制干扰信号。例如，怎样才能使DVD 或CD 机中的敏感的回放放大电路不受电机的干扰？特别是当放大电路就装在电机轴附近的一个马蹄形或环形电路板上的时候。答案在于：对特别敏感的IC ，用铜屏蔽层进行屏蔽。电路板设计工程师经常需要设计不规则形状的屏蔽层，利用电路板设计工具来“flood ”或“fill-in ”需要屏蔽的区域。 除了时钟问题、电源层和地线层问题以外，设计工程师可能还会担心高速数字信号板的信号完整性问题，关心噪声、串扰、数字地对模拟地的干扰（ground bounce）和敏感信号线上其它形式的信号品质下降。这不仅对含有各种混合信号的PC 插卡特别是一个问题，而且对装有66MHz 或100MHz 总线速度的新一代Intel 奔腾处理器的母板设计也是个难题。我认为，当今亚洲的主板制造商正在严重依赖于内置信号完整性分析工具(signal integrity analysis tools)的电路板布线工具。 虽然在电路板布线上仍然不断涌现新的问题需要解决, 但是开发信号完整性分析工具软件的专业公司还远未取得成功。像Quantic Laboratories、Quad Design全资子公司Viewlogic 公司、Contec Microelectronics USA和Pacific Numerix公司等曾经在亚洲资源的EDA&T大会(和美国国内的模拟信号和混合信号大会) 上作为“信号完整性分析工具”供应商的代表，但现在似乎已经销声匿迹了。总的来说，包括应用最广泛的电路仿真软件Spice 在内的模拟分析软件工具在整个EDA 工具市场上只占有很少的份额，也许只有10 。 另一方面，全世界的电路板设计工程师正在要求Cadence Design Systems、Mentor Graphics和Zuken-Redac 这样的主要EDA 工具供应商提供嵌入到电路板布线工具中的信号完整性分析工具。 例如Cadence 公司的交互式设计大师(SPECCTRAQuest Interconnect Designer)，正在作为高速应用系统设计规划(System Design Planner For High-Speed Applications)工具来使用，在进行详细的元件布局和连线之前，该工具可使设计工程师对时序、信号完整性、EMI 、热梯度等问题进行分析并折衷选择参数。针对信号完整性问题，它可以为内部连线建立一个传输线模型，从而分析内部连线对时序和信号强度的影响。问题的本质 问题的本质在于50MHz 以上金属互连线的电特性是随频率而变化的，100MHz 以上就随频率变化非常剧烈。当频率较高时，金属导线的电阻不再可以忽略，对任何信号都可引起显著的传输延迟。不仅整个连线阻抗变高了，传输信号的导线与地之间形成的电阻电容网络（RS 和CS ）的电容也增加了。这使信号线越来越难以驱动，信号被衰减了。在时钟树(clock tree)很长的逻辑电路和数据通信电路中，可能会使触发边沿丢失，从而造成数据错误。这是亚洲的母板设计工程师在设计66MHz 和100MHz 总线时钟时关注的主要问题。 这些问题迫使人们更加关注并应用模拟仿真器。它可仿真高速传输线的反射、串扰和阻抗失配引起的辐射及信号失真。许多内部连线建模工具（interconnect modeling tools）都是基于Spice 和类似的用矩阵方程计算节点电流的软件。从电压（或电流）随时间变化曲线上的不连续点，我们可以判断与内部连线有关的信号劣化或中断的程度。一个基于Spice 软件的仿真器能描绘各种--主要是涡流--辐射模式，在频率很高时，涡流由IC 的金属引脚、PCB 上的连线和连接器的引脚产生。
在设计过程中，许多亚洲的母板设计工程师使用IBIS 缓冲模型（buffer models），该模型以查寻表格的形式提供简化的晶体管驱动模型、一个RLC 终结器和V-I 曲线（电压/电流升降的格式）。1993年由半导体和EDA 工具供应商联合体提出“输入输出缓冲信息规范（Input/Output Buffer Information Specification）”，使器件模型的研究取得了进展，该规范器件模型既保护了IC 芯片设计的自主知识产权，同时还为信号完整性和EMC 分析提供了信息丰富的
模型。IBIS 模型原理的形成是在Intel 公司领导下推进的，Intel 希望提供奔腾处理器I/O引脚的保护信息，而不泄露关于奔腾处理器的自主知识产权信息。这样，母板设计工程师就可对奔腾芯片周围关键信号线做初步的计算和分析，从而相对来说，快速定位时序失常现象。
比如Candece 、Mentor Graphics和Hyperlink 等EDA 工具供应商，都提供支持IBIS 格式板级信号完整性分析工具。此外，半导体生产厂家还为其分析工具配备IBIS 模型，这些半导体制造商包括Actel 、Advanced Micro Devices（AMD ）、 Altera、American Microsystems(AMI)、Fairchild Semiconductor、IBM Microelectronics、Integrated Device Technology(IDT)、Intel 、Lucent Technologies、Motorola 、National Semiconductor、Siemens 、Texas Instruments和Xilinx 等公司。
最近，IBIS 模型联合体受到日本电子工业协会（EIAJ ）半导体制造商的批评，他们认为， IBIS模型刻意简化了模型的某些方面，使之不能精确仿真摆率(Slew rate)、数字地对模拟地的干扰和复杂引脚结构的影响。EIAJ 的建议是使用一个基于Spice 的查表系统。
“IMIC ”集成电路I/O接口模型(Interface Models for Integrated Circuits)，建立了电源线、地线和连接器引脚/引脚之间的RLC 网络模型。尽管IMIC 是一个简化的查询表格，但是多数权威人士认为，它能提供更为精确的信号异常的描述方法，如数字地对模拟地的干扰。
EIAJ 的异军突起令IBIS 联合体进退两难，把EIAJ 模型融合到IBIS 模型兼容？让下一代IBIS 标准逼近EIAJ 的思路？或者干脆让半导体和EDA 工具供应商来决定应该给顾客提供何种模型？在今年2月SAN JOSE举行的DesignCon ’99上将共同探讨这些问题。
有损集总负载 在深入研究三维(3D)内部互连结构的影响方面，Ansoft 公司以“场论解决方案”而著称，它采用Maxwell 电磁场方程对印制板走线、过孔、IC 引脚和连接器引脚的金属互连的辐射模式进行计算。为计算涡流的大小，Ansoft 的软件从金属互连的3D 几何结构中提取一个RC 网络模型。提取出来的模型重新定义一个3D 金属互连结构，就像由许多RS 或CS 组成的网络回路一样。例如一个连接器引脚，在显微镜下就像纽约帝国大厦或香港中国银行大厦。这些RC 网络可依次输入Spice 仿真器来分析它们对信号时序的影响。
多年来，互连分析软件开发商一直在争论的问题是用RC 网络还是用“有损集总负载( lossy lumped loads)”作为互连结构的模型？在Spice 仿真环境下，网络仿真器提供金属互连引起的信号损失的详细分析结果，但计算机需要花费很长的计算时间。“集总负载”方法极大地提高了计算速度，但不如网络法精确。IBIS 模型尽管已经很精确，只能提供时序异常和其它模拟信号恶化的一个可用的“大轮廓(big picture)”。
未终结信号传输线的信号反射和噪声的影响，促使老牌连接器生产商AMP 公司进入仿真软件市场。AMP 向市场推出了基于Windows 的仿真器AMPredictor ，把微带或底板连接器等效成“有损集总负载”，从而获得因终端连接不当引起的信号恶化信息。利用该仿真器，设计人员可以判断所用的终接器和围绕信号引脚周围的地线是否将改善信号的完整性。
AMP 的专家所指出，影响信号完整性的因素不仅有连接器引脚的空间分布, 还有连接器引脚的材料和镀膜厚度。此外，接到连接器引脚的PCB 布线数目也会对引脚的阻抗造成影响。设计工程师需要掌握不受控制的引脚阻抗对信号的影响，从而达到正确使用连接器的目的。
（AMPREreditor 信号完整性仿真软件评估版可在下列网址找到，AMP 希望设计工程师在网页上运行软件的演示
混合信号电路的抗杂散设计
对系统设计工程师来说，也许感到头疼的问题是要设计安装处理器和混合信号IC 的高速通信和图形线路板。数字逻辑线路板的设计总是尽量使板上的元件排列紧密，而装有各种混合信号元件的电路板上，电源走线和接地层需要占用较大的空间。半导体器件运行的速度越快工作电流就越大，电源走线就需要越宽。有些放大和逻辑电路对干扰比较敏感，还需要用铜屏蔽层来使杂散信号远离易受干扰的器件。 特别是在消费类电子产品设计过程中，设计工程师利用印制电路板布线工具的“flood&fill” 功能来设计屏蔽层以抑制干扰信号。例如，怎样才能使DVD 或CD 机中的敏感的回放放大电路不受电机的干扰？特别是当放大电路就装在电机轴附近的一个马蹄形或环形电路板上的时候。答案在于：对特别敏感的IC ，用铜屏蔽层进行屏蔽。电路板设计工程师经常需要设计不规则形状的屏蔽层，利用电路板设计工具来“flood ”或“fill-in ”需要屏蔽的区域。 除了时钟问题、电源层和地线层问题以外，设计工程师可能还会担心高速数字信号板的信号完整性问题，关心噪声、串扰、数字地对模拟地的干扰（ground bounce）和敏感信号线上其它形式的信号品质下降。这不仅对含有各种混合信号的PC 插卡特别是一个问题，而且对装有66MHz 或100MHz 总线速度的新一代Intel 奔腾处理器的母板设计也是个难题。我认为，当今亚洲的主板制造商正在严重依赖于内置信号完整性分析工具(signal integrity analysis tools)的电路板布线工具。 虽然在电路板布线上仍然不断涌现新的问题需要解决, 但是开发信号完整性分析工具软件的专业公司还远未取得成功。像Quantic Laboratories、Quad Design全资子公司Viewlogic 公司、Contec Microelectronics USA和Pacific Numerix公司等曾经在亚洲资源的EDA&T大会(和美国国内的模拟信号和混合信号大会) 上作为“信号完整性分析工具”供应商的代表，但现在似乎已经销声匿迹了。总的来说，包括应用最广泛的电路仿真软件Spice 在内的模拟分析软件工具在整个EDA 工具市场上只占有很少的份额，也许只有10 。 另一方面，全世界的电路板设计工程师正在要求Cadence Design Systems、Mentor Graphics和Zuken-Redac 这样的主要EDA 工具供应商提供嵌入到电路板布线工具中的信号完整性分析工具。 例如Cadence 公司的交互式设计大师(SPECCTRAQuest Interconnect Designer)，正在作为高速应用系统设计规划(System Design Planner For High-Speed Applications)工具来使用，在进行详细的元件布局和连线之前，该工具可使设计工程师对时序、信号完整性、EMI 、热梯度等问题进行分析并折衷选择参数。针对信号完整性问题，它可以为内部连线建立一个传输线模型，从而分析内部连线对时序和信号强度的影响。问题的本质 问题的本质在于50MHz 以上金属互连线的电特性是随频率而变化的，100MHz 以上就随频率变化非常剧烈。当频率较高时，金属导线的电阻不再可以忽略，对任何信号都可引起显著的传输延迟。不仅整个连线阻抗变高了，传输信号的导线与地之间形成的电阻电容网络（RS 和CS ）的电容也增加了。这使信号线越来越难以驱动，信号被衰减了。在时钟树(clock tree)很长的逻辑电路和数据通信电路中，可能会使触发边沿丢失，从而造成数据错误。这是亚洲的母板设计工程师在设计66MHz 和100MHz 总线时钟时关注的主要问题。 这些问题迫使人们更加关注并应用模拟仿真器。它可仿真高速传输线的反射、串扰和阻抗失配引起的辐射及信号失真。许多内部连线建模工具（interconnect modeling tools）都是基于Spice 和类似的用矩阵方程计算节点电流的软件。从电压（或电流）随时间变化曲线上的不连续点，我们可以判断与内部连线有关的信号劣化或中断的程度。一个基于Spice 软件的仿真器能描绘各种--主要是涡流--辐射模式，在频率很高时，涡流由IC 的金属引脚、PCB 上的连线和连接器的引脚产生。
在设计过程中，许多亚洲的母板设计工程师使用IBIS 缓冲模型（buffer models），该模型以查寻表格的形式提供简化的晶体管驱动模型、一个RLC 终结器和V-I 曲线（电压/电流升降的格式）。1993年由半导体和EDA 工具供应商联合体提出“输入输出缓冲信息规范（Input/Output Buffer Information Specification）”，使器件模型的研究取得了进展，该规范器件模型既保护了IC 芯片设计的自主知识产权，同时还为信号完整性和EMC 分析提供了信息丰富的
模型。IBIS 模型原理的形成是在Intel 公司领导下推进的，Intel 希望提供奔腾处理器I/O引脚的保护信息，而不泄露关于奔腾处理器的自主知识产权信息。这样，母板设计工程师就可对奔腾芯片周围关键信号线做初步的计算和分析，从而相对来说，快速定位时序失常现象。
比如Candece 、Mentor Graphics和Hyperlink 等EDA 工具供应商，都提供支持IBIS 格式板级信号完整性分析工具。此外，半导体生产厂家还为其分析工具配备IBIS 模型，这些半导体制造商包括Actel 、Advanced Micro Devices（AMD ）、 Altera、American Microsystems(AMI)、Fairchild Semiconductor、IBM Microelectronics、Integrated Device Technology(IDT)、Intel 、Lucent Technologies、Motorola 、National Semiconductor、Siemens 、Texas Instruments和Xilinx 等公司。
最近，IBIS 模型联合体受到日本电子工业协会（EIAJ ）半导体制造商的批评，他们认为， IBIS模型刻意简化了模型的某些方面，使之不能精确仿真摆率(Slew rate)、数字地对模拟地的干扰和复杂引脚结构的影响。EIAJ 的建议是使用一个基于Spice 的查表系统。
“IMIC ”集成电路I/O接口模型(Interface Models for Integrated Circuits)，建立了电源线、地线和连接器引脚/引脚之间的RLC 网络模型。尽管IMIC 是一个简化的查询表格，但是多数权威人士认为，它能提供更为精确的信号异常的描述方法，如数字地对模拟地的干扰。
EIAJ 的异军突起令IBIS 联合体进退两难，把EIAJ 模型融合到IBIS 模型兼容？让下一代IBIS 标准逼近EIAJ 的思路？或者干脆让半导体和EDA 工具供应商来决定应该给顾客提供何种模型？在今年2月SAN JOSE举行的DesignCon ’99上将共同探讨这些问题。
有损集总负载 在深入研究三维(3D)内部互连结构的影响方面，Ansoft 公司以“场论解决方案”而著称，它采用Maxwell 电磁场方程对印制板走线、过孔、IC 引脚和连接器引脚的金属互连的辐射模式进行计算。为计算涡流的大小，Ansoft 的软件从金属互连的3D 几何结构中提取一个RC 网络模型。提取出来的模型重新定义一个3D 金属互连结构，就像由许多RS 或CS 组成的网络回路一样。例如一个连接器引脚，在显微镜下就像纽约帝国大厦或香港中国银行大厦。这些RC 网络可依次输入Spice 仿真器来分析它们对信号时序的影响。
多年来，互连分析软件开发商一直在争论的问题是用RC 网络还是用“有损集总负载( lossy lumped loads)”作为互连结构的模型？在Spice 仿真环境下，网络仿真器提供金属互连引起的信号损失的详细分析结果，但计算机需要花费很长的计算时间。“集总负载”方法极大地提高了计算速度，但不如网络法精确。IBIS 模型尽管已经很精确，只能提供时序异常和其它模拟信号恶化的一个可用的“大轮廓(big picture)”。
未终结信号传输线的信号反射和噪声的影响，促使老牌连接器生产商AMP 公司进入仿真软件市场。AMP 向市场推出了基于Windows 的仿真器AMPredictor ，把微带或底板连接器等效成“有损集总负载”，从而获得因终端连接不当引起的信号恶化信息。利用该仿真器，设计人员可以判断所用的终接器和围绕信号引脚周围的地线是否将改善信号的完整性。
AMP 的专家所指出，影响信号完整性的因素不仅有连接器引脚的空间分布, 还有连接器引脚的材料和镀膜厚度。此外，接到连接器引脚的PCB 布线数目也会对引脚的阻抗造成影响。设计工程师需要掌握不受控制的引脚阻抗对信号的影响，从而达到正确使用连接器的目的。
（AMPREreditor 信号完整性仿真软件评估版可在下列网址找到，AMP 希望设计工程师在网页上运行软件的演示