EDA（二）实验报告
多功能数字钟设计
摘要
本实验根据设计要求，利用QuartusII 软件设计了一个多功能闹钟，并对其进行编译、综合、仿真、调试、下载到器件中从而实现功能。本次实验设计的闹钟具有24小时正常计时、校时、校分、整点报时、显示星期和闹钟等功能。
Abstract
According to the experimental requirements,this experiment designs a digital clock which has various functionses by using QuartusII software.After the clock is designed,we make it to be compiled, synthesized, simulated, debugged , download to the device and so the
function will be carried out in the device.The clock that we design have many functions: the normal timing function, school hour function, school minute function,whole hour calling function,show week function,alarming function and so on.
关键词
多功能时钟 QuartusII 校时 校分 闹钟 调试 仿真
Abstract
Multi-function clock QuartusII school hour School minute alarm Debugging Simulation
目录
1、设计要求说明„„„„„„„„„„„„„„„„„„„„4
1.1 设计目的„„„„„„„„„„„„„„„„„„„„„„„„4 1.2 设计要求„„„„„„„„„„„„„„„„„„„„„„„„4
2、整体电路设计原理„„„„„„„„„„„„„„„„4
2.1 整体电路设计原理„„„„„„„„„„„„„„„„„„„„„4 2.2 整体电路图„„„„„„„„„„„„„„„„„„„„„„„„5
3、各子模块设计原理„„„„„„„„„„„„„„„„„„5
3.1分频电路设计„„„„„„„„„„„„„„„„„„„„„„„6
自己的创新，用VHDL 语言来写„„„„„„„„„„„„„„„8 3.2计时电路设计„„„„„„„„„„„„„„„„„„„„„„„10 3.3校时、校分电路设计„„„„„„„„„„„„„„„„„„„„12 3.4整点报时电路设计„„„„„„„„„„„„„„„„„„„„„14 3.5译码显示电路设计„„„„„„„„„„„„„„„„„„„„„15 3.6闹钟电路设计„„„„„„„„„„„„„„„„„„„„„„„15 3.7星期功能电路设计„„„„„„„„„„„„„„„„„„„„„17
4、调试与仿真„„„„„„„„„„„„„„„„„„„„„18 5、编程下载„„„„„„„„„„„„„„„„„„„„„„18 6、设计中遇到的困难„„„„„„„„„„„„„„„„„„19 7、实验收获与感受„„„„„„„„„„„„„„„„„„„20 8、参考文献„„„„„„„„„„„„„„„„„„„„„„21
（说明，具体详细的原电路和实验截图见电子版, 本实验报告只含部门截图）
1、 设计要求说明
1.1 设计目的
（1） 熟悉使用QuartusII 软件。 （2） 掌握数字钟的组成以及工作原理。 （3） 熟悉下载板结构机器引脚分配。
1.2 设计要求
（1） 设计24小时计时电路，完成0时0分00秒～23时59分59秒的计
时功能。
（2） 设计校分电路，在任意时刻，拨动校分开关，可以进行快速校分。 （3） 设计校时电路，在任意时刻，拨动校时开关，可以进行快速校时。 （4） 设计星期显示功能，在小时数前面显示星期数。
（5） 设计整点报时功能，使数字计时器从59分53秒开始报时，每隔两
秒发一声，共三声低音，一声高音。
（6） 设计闹钟功能，当时钟达到预先设定的时间时，闹铃响起。 （7） 对每一单元电路进行模拟仿真，首先通过仿真图形判断电路的正确
与否，进行改正，再仿真，直到仿真通过。
（8） 设计总体电路，整合封装，形成完整的电路设计。
2、 整体电路设计原理
2.1 整体设计电路原理
多功能数字钟电路由时钟产生模块、计时模块、译码显示模块、整点报时模块、校时校分模块及系统清零模块等部分组成。整体方案图如下：
2.2
3、 各子模块设计原理
3.1 分频电路设计
分频电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz 的脉冲信号。EDA 实验系统的输入时钟为48MHz ，那么要产生1Hz 的脉冲信号，则要对输入时钟48MHz 进行分频。
（1） 模2
（2） 模
5
(3)模48
(4) 模1000
(5)将其封装组合, 成为分频器, 使其产生1Hz,2Hz,500Hz 和1KHz 的信号。
分频电路的输出端1hz 得到1HZ 脉冲信号作为计时电路的时钟信号。输出端1Khz 得到1KHZ 脉冲信号作为动态显示的时钟信号。
实验结束后我自己又尝试着使用了VHDL 语言来设计，自己运行了编译仿真可以产生正确的分频信号，虽然在实验过程中由于时间紧张自己没有采用这样的方法，但是课后自己还是尝试了一下。（这里的尝试和自己的原理图没有关系，只是自己出于好奇和尝试而做了这样的工作）集体程序如下。
1）产生1HZ 的分频电路 LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY kcoun48M IS PORT(A :IN std_logic;
B :buffer std_logic); END kcoun48M;
ARCHITECTURE kcoun48M_arc OF kcoun48M IS SIGNAL counter :std_logic; BEGIN PROCESS(A)
VARIABLE counter1:integer RANGE 0 TO 48000000; CONSTANT md :integer := 24000000; BEGIN
IF(A'event AND A='1')THEN IF (counter1 = md) THEN counter1 :=0;
counter
counter1 := counter1+1; END IF; END PROCESS; 2）产生1KHZ 的分频电路 LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY kcoun1K IS PORT(A :IN std_logic; B :buffer std_logic); END kcoun1K;
ARCHITECTURE kcoun1K_arc OF kcoun1K IS SIGNAL counter :std_logic;
END kcoun48M_arc;
BEGIN PROCESS(A)
VARIABLE counter1:integer RANGE 0 TO 48000000; CONSTANT md :integer := 24000; BEGIN
IF(A'event AND A='1')THEN IF (counter1 = md) THEN counter1 :=0;
counter
counter1 := counter1+1; END IF; END PROCESS; END kcoun1K_arc;
3.2 计时电路设计
计数器电路由2个模60计数器和一个模24计数器级联组成，三个计数器之间构成进位关系，即秒计数器为分计数器提供计数脉冲信号，分计数器为时计数器提供计数脉冲信号。该计数器电路分为秒个位、秒十位、分个位、分十位、时个位和时十位输出。
（1） 秒、分计数器的设计电路（模60）：
其仿真波形如下图：
（2） 时计数器设计电路（模24）：
其仿真波形如下图：
整体的计时电路如下图所示：
计时器仿真波形如下：
3.3 校时、校分电路设计
校时校分电路其实就是控制时钟进位使能端的装置。
（1）校时
校时仿真波形如下（K4=1）：
（2）校分
校分仿真波形如下（K3=0）：
(3)加了校时、校分、清零、保持之后的计时器
3.4 整点报时电路设计
将数字钟计时模块的输出信号与蜂鸣器相连接，可实现整点报时功能，这里实现功能是在每小时的59分的53、55、57秒报低音，59秒报高音。只要按规定的时间找出对应的输出逻辑，到达报时时间送高电平给蜂鸣器，即可实现报时。要实现低音和高音，只要分别在相应时间给蜂鸣器低频和高频脉冲即可。 这里选用高频脉冲为1000Hz ，低频脉冲为500Hz 。 报时电路如下图所示：
当时间为59分59秒时，仿真结果如下：
3.5 译码显示电路设计
根据实验要求，本次实验采用动态译码的方式显示，即用1KHZ 的告诉脉冲轮流扫描7个译码管（下图为加入星期显示的译码电路），是人眼无法分辨，感觉是同时显示；设计原理是用4个8选一74151选出秒个位，秒十位，分个位，分十位，时个位，时十位，星期再设计一个模7计数器输出选通对应的译码管，四片数据选择器的输出依次送至一片显示译码器的输入端，译码结果送至数码管。将四个选择器选择出的数据送到译码管7447对应输入端，再送到数码管相应管脚，并通过3—8线译码器来循环驱动七个七段显示器即可。
EDA（二）实验报告
多功能数字钟设计
摘要
本实验根据设计要求，利用QuartusII 软件设计了一个多功能闹钟，并对其进行编译、综合、仿真、调试、下载到器件中从而实现功能。本次实验设计的闹钟具有24小时正常计时、校时、校分、整点报时、显示星期和闹钟等功能。
Abstract
According to the experimental requirements,this experiment designs a digital clock which has various functionses by using QuartusII software.After the clock is designed,we make it to be compiled, synthesized, simulated, debugged , download to the device and so the
function will be carried out in the device.The clock that we design have many functions: the normal timing function, school hour function, school minute function,whole hour calling function,show week function,alarming function and so on.
关键词
多功能时钟 QuartusII 校时 校分 闹钟 调试 仿真
Abstract
Multi-function clock QuartusII school hour School minute alarm Debugging Simulation
目录
1、设计要求说明„„„„„„„„„„„„„„„„„„„„4
1.1 设计目的„„„„„„„„„„„„„„„„„„„„„„„„4 1.2 设计要求„„„„„„„„„„„„„„„„„„„„„„„„4
2、整体电路设计原理„„„„„„„„„„„„„„„„4
2.1 整体电路设计原理„„„„„„„„„„„„„„„„„„„„„4 2.2 整体电路图„„„„„„„„„„„„„„„„„„„„„„„„5
3、各子模块设计原理„„„„„„„„„„„„„„„„„„5
3.1分频电路设计„„„„„„„„„„„„„„„„„„„„„„„6
自己的创新，用VHDL 语言来写„„„„„„„„„„„„„„„8 3.2计时电路设计„„„„„„„„„„„„„„„„„„„„„„„10 3.3校时、校分电路设计„„„„„„„„„„„„„„„„„„„„12 3.4整点报时电路设计„„„„„„„„„„„„„„„„„„„„„14 3.5译码显示电路设计„„„„„„„„„„„„„„„„„„„„„15 3.6闹钟电路设计„„„„„„„„„„„„„„„„„„„„„„„15 3.7星期功能电路设计„„„„„„„„„„„„„„„„„„„„„17
4、调试与仿真„„„„„„„„„„„„„„„„„„„„„18 5、编程下载„„„„„„„„„„„„„„„„„„„„„„18 6、设计中遇到的困难„„„„„„„„„„„„„„„„„„19 7、实验收获与感受„„„„„„„„„„„„„„„„„„„20 8、参考文献„„„„„„„„„„„„„„„„„„„„„„21
（说明，具体详细的原电路和实验截图见电子版, 本实验报告只含部门截图）
1、 设计要求说明
1.1 设计目的
（1） 熟悉使用QuartusII 软件。 （2） 掌握数字钟的组成以及工作原理。 （3） 熟悉下载板结构机器引脚分配。
1.2 设计要求
（1） 设计24小时计时电路，完成0时0分00秒～23时59分59秒的计
时功能。
（2） 设计校分电路，在任意时刻，拨动校分开关，可以进行快速校分。 （3） 设计校时电路，在任意时刻，拨动校时开关，可以进行快速校时。 （4） 设计星期显示功能，在小时数前面显示星期数。
（5） 设计整点报时功能，使数字计时器从59分53秒开始报时，每隔两
秒发一声，共三声低音，一声高音。
（6） 设计闹钟功能，当时钟达到预先设定的时间时，闹铃响起。 （7） 对每一单元电路进行模拟仿真，首先通过仿真图形判断电路的正确
与否，进行改正，再仿真，直到仿真通过。
（8） 设计总体电路，整合封装，形成完整的电路设计。
2、 整体电路设计原理
2.1 整体设计电路原理
多功能数字钟电路由时钟产生模块、计时模块、译码显示模块、整点报时模块、校时校分模块及系统清零模块等部分组成。整体方案图如下：
2.2
3、 各子模块设计原理
3.1 分频电路设计
分频电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz 的脉冲信号。EDA 实验系统的输入时钟为48MHz ，那么要产生1Hz 的脉冲信号，则要对输入时钟48MHz 进行分频。
（1） 模2
（2） 模
5
(3)模48
(4) 模1000
(5)将其封装组合, 成为分频器, 使其产生1Hz,2Hz,500Hz 和1KHz 的信号。
分频电路的输出端1hz 得到1HZ 脉冲信号作为计时电路的时钟信号。输出端1Khz 得到1KHZ 脉冲信号作为动态显示的时钟信号。
实验结束后我自己又尝试着使用了VHDL 语言来设计，自己运行了编译仿真可以产生正确的分频信号，虽然在实验过程中由于时间紧张自己没有采用这样的方法，但是课后自己还是尝试了一下。（这里的尝试和自己的原理图没有关系，只是自己出于好奇和尝试而做了这样的工作）集体程序如下。
1）产生1HZ 的分频电路 LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY kcoun48M IS PORT(A :IN std_logic;
B :buffer std_logic); END kcoun48M;
ARCHITECTURE kcoun48M_arc OF kcoun48M IS SIGNAL counter :std_logic; BEGIN PROCESS(A)
VARIABLE counter1:integer RANGE 0 TO 48000000; CONSTANT md :integer := 24000000; BEGIN
IF(A'event AND A='1')THEN IF (counter1 = md) THEN counter1 :=0;
counter
counter1 := counter1+1; END IF; END PROCESS; 2）产生1KHZ 的分频电路 LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY kcoun1K IS PORT(A :IN std_logic; B :buffer std_logic); END kcoun1K;
ARCHITECTURE kcoun1K_arc OF kcoun1K IS SIGNAL counter :std_logic;
END kcoun48M_arc;
BEGIN PROCESS(A)
VARIABLE counter1:integer RANGE 0 TO 48000000; CONSTANT md :integer := 24000; BEGIN
IF(A'event AND A='1')THEN IF (counter1 = md) THEN counter1 :=0;
counter
counter1 := counter1+1; END IF; END PROCESS; END kcoun1K_arc;
3.2 计时电路设计
计数器电路由2个模60计数器和一个模24计数器级联组成，三个计数器之间构成进位关系，即秒计数器为分计数器提供计数脉冲信号，分计数器为时计数器提供计数脉冲信号。该计数器电路分为秒个位、秒十位、分个位、分十位、时个位和时十位输出。
（1） 秒、分计数器的设计电路（模60）：
其仿真波形如下图：
（2） 时计数器设计电路（模24）：
其仿真波形如下图：
整体的计时电路如下图所示：
计时器仿真波形如下：
3.3 校时、校分电路设计
校时校分电路其实就是控制时钟进位使能端的装置。
（1）校时
校时仿真波形如下（K4=1）：
（2）校分
校分仿真波形如下（K3=0）：
(3)加了校时、校分、清零、保持之后的计时器
3.4 整点报时电路设计
将数字钟计时模块的输出信号与蜂鸣器相连接，可实现整点报时功能，这里实现功能是在每小时的59分的53、55、57秒报低音，59秒报高音。只要按规定的时间找出对应的输出逻辑，到达报时时间送高电平给蜂鸣器，即可实现报时。要实现低音和高音，只要分别在相应时间给蜂鸣器低频和高频脉冲即可。 这里选用高频脉冲为1000Hz ，低频脉冲为500Hz 。 报时电路如下图所示：
当时间为59分59秒时，仿真结果如下：
3.5 译码显示电路设计
根据实验要求，本次实验采用动态译码的方式显示，即用1KHZ 的告诉脉冲轮流扫描7个译码管（下图为加入星期显示的译码电路），是人眼无法分辨，感觉是同时显示；设计原理是用4个8选一74151选出秒个位，秒十位，分个位，分十位，时个位，时十位，星期再设计一个模7计数器输出选通对应的译码管，四片数据选择器的输出依次送至一片显示译码器的输入端，译码结果送至数码管。将四个选择器选择出的数据送到译码管7447对应输入端，再送到数码管相应管脚，并通过3—8线译码器来循环驱动七个七段显示器即可。