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…__…__…__…__…__…__… __…_ __… 心…中…学 教… _…_ __…__线__… __…_ __… __…__…_ 号…学…__…__…__…__…__封__…__… __…号 班… … … __…__…_ __…__…__…__…__…__…_称…名密业… 专… _… __…_ __… __…__…_ __…__…__…_名…姓…………电子科技大学网络教育考卷（A 卷）
(20 年至20 学年度第 学期)
考试时间 年 月 日(120分钟) 课程 数字逻辑设计及应用（本科） 教师签名_____
一、填空题(每空1分，共20
分)
1、请完成如下的进制转换：22.751016； 2、F6.A 16= 246.625
10= 0010 0100 0110.0110 0010 0101 =
0101 0111 1001.1001 0101 1000 余3码
3、-9910的8位（包括符号位）二进制原码是 11100011 ，8位二进制反码是 10011100 ，8位二进
制补码是 10011101 ； 4
、请问逻辑F=A/B+(CD)/+BE
/
的反函数F /
=
/
F /
=(A /
B +(CD ) /
+BE /
) /
=(A +B /
) ⋅CD ⋅(B /
+E )
解：=AB /CD +B /CD +ACDE +B /
CDE
=B /
CD +ACDE
5、F(A,B,C)=Σm （2,4,6）=П
6、请问图1-6所完成的逻辑是； 图1-6
解：通过真值表可以可到该逻辑：
7、74148器件是一个3-8编码器，它采用的编码方式是 优先编码 或 数大优先编码 ；
8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是位 方法来实现全加逻辑。
9、如果一个与或逻辑电路的函数式为：Y =(A /
+B )(B /
+C ) ，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为 （A /
+C） ； 10、请写出JK 触发器的特性方程：Q *
= JQ /+K/Q ；
11、请写出T 触发器的特性方程：Q *
= T ⊕Q 或者TQ /+T/Q ；
12、请写出D 触发器的特性方程：Q *
13、请写出SR 触发器的特性方程：Q */；
14、如果某组合逻辑的输入信号的个数为55个，则需要 解：采用的公式应该是log 255，向上取整
二、选择题（每题1分，共10分）
1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和：
①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码
③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码
2、逻辑函数式AC+ABCD+ACD/+A/
①. AC ②. C ③. A ④. ABCD
3 、请问 F=A ⊕B 的对偶式F D
=
①. A+B ②. A⊙B ③. AB ④. AB/+A/B
4、已知门电路的电平参数如下：V OH min =2. 7V ，V OL max =0. 5V ，V IH min =2. 0V ，V IL max =0. 8V ，请问其高电平的噪声容限为：
①.2.2V ②.1.2V ③.0.7V ④.0.3V 5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是：
①. 逻辑函数式 ②. 真值表
③. 卡诺图 ④. 逻辑电路图 6、下面电路中，属于时序逻辑电路的是：
①. 移位寄存器 ②. 多人表决电路
③. 比较器 ④. 码制变换器
7、一个D 触发器的驱动方程为D =X ⊕Q ，则其逻辑功能与以下哪种触发器相同：
①. JK 触发器 ②. SR 触发器
③. D 触发器 ④. T 触发器
8、n 位环形计数器，其计数循环圈中的状态个（模）数为：
①.n 个 ②.2n 个 ③.2n 个 ④.2n
-1个
9、n 位扭环计数器，其计数循环圈中的状态个（模）数为：
①.n 个 ②.2n 个 ③.2n 个 ④.2n -1个
10、用555时基电路外接定时阻容元件构成单稳态触发器，当增大阻容元件的数值时，将使：
①. 输出脉冲的幅度增加
②. 输出脉冲宽度增加 ③. 输出脉冲重复频率提高 ④. 以上说法都不对
三、判断题（每题1分，共10分）
1、CMOS 集成逻辑OD 门，可以用以线与操作；（√ ） 2、三态门的附加控制端输入无效时，其输出也无效；（ Х ）
3、三态门的三个状态分别为高电平、低电平和高阻态；（√ ）
4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相
1
同；（
Х ）
5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ √ ） 6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（Х ） 7、模拟信号是连续的，而数字信号是离散的；（√ ） 8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ √ ） 9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（Х ） 10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ Х）
四、卡诺图化简（8分）
请将逻辑F （A,B,C,D ） = ∑m( 0, 2, 3, 5, 7, 8, 10, 11, 13)化成最简与或式；
F =B C /
D +A /
CD +B /
C +B /
D /
或者F =B C /
D +A /
B D +B /
C +B /
D /
五、组合逻辑分析，要求如下：（8分）
该逻辑电路图如图5所示，具体要求如下： 1、 写出逻辑S 和CO 的逻
辑
函数式S =
∑
D /
////
/
i m i =CI ⋅A B +CI ⋅A B +CI ⋅AB +CI ⋅AB
=∑
ABCI
(1, 2, 4, 7)
2、 画
出将
该
逻
辑
的真
值表CO =∑D
m /
/
+CI ⋅A /
i
B +CI ⋅AB
/
i =0⋅A B +1⋅AB
=
∑
ABCI
(3, 56, 7)
3、真值表
图5
图6
1. 驱动方程：⎧J 2=X
⎧J 1=X ⎨
⎩K 2=Q 1
⎨⎩K 1=Q 2
/2. 状态方程：⎧⎪Q 2*=J 2Q 2/+K 2/Q 2=XQ 2/+Q 2Q 1
/
⎨
⎪⎩Q 1*=J 1Q 1/+K 1/Q 1=XQ 1/
+Q 2Q 1
六、时序逻辑分析，要求如下：（14分）
逻辑电路图如图6所示，请完成：
1、 写出驱动方程、状态方程； 2、 画出状态转换图或者状态转换表。 解答：
3. 状态表
2
或者状态图：
以上图表任画一个即得分。
七、组合逻辑设计，要求如下：（8分）
利用一块74138芯片和一定的门电路实现如下逻辑：
⎧F 1=AB +AC +BC
⎨⎩
F 2=A /B +B /
C 其中74138为3-8二进制译码器
⎧⎪F 1(A , B , C ) =AB +AC +BC =∑m (3, 5, 6, 7)
解题步骤：⎨⎪2(A , B , C ) =A / B +B /
⎩F C =∑m (1, 2, 3, 5)
八、时序逻辑设计，要求如下：（10分）
利用74163和一定的门电路实现如下的七进制
计数器。74163为4位的同步二进制加计数器。
图
8
第一种方法：在状态0111时，重置状态到0001或１００１；电路图如下：
第二种方法：在状态1111，通过行波输出重置状态到１００１；电路
图如下：
两种方法皆可
九、时序逻辑设计，要求如下：（10分）
用mealy 型时序逻辑电路设计一个101串行数据检测的时序状态机。要求画出化简后的状态转换图。
3
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(20 年至20 学年度第 学期)
考试时间 年 月 日(120分钟) 课程 数字逻辑设计及应用（本科） 教师签名_____
一、填空题(每空1分，共20
分)
1、请完成如下的进制转换：22.751016； 2、F6.A 16= 246.625
10= 0010 0100 0110.0110 0010 0101 =
0101 0111 1001.1001 0101 1000 余3码
3、-9910的8位（包括符号位）二进制原码是 11100011 ，8位二进制反码是 10011100 ，8位二进
制补码是 10011101 ； 4
、请问逻辑F=A/B+(CD)/+BE
/
的反函数F /
=
/
F /
=(A /
B +(CD ) /
+BE /
) /
=(A +B /
) ⋅CD ⋅(B /
+E )
解：=AB /CD +B /CD +ACDE +B /
CDE
=B /
CD +ACDE
5、F(A,B,C)=Σm （2,4,6）=П
6、请问图1-6所完成的逻辑是； 图1-6
解：通过真值表可以可到该逻辑：
7、74148器件是一个3-8编码器，它采用的编码方式是 优先编码 或 数大优先编码 ；
8、74283器件是一个4位全加器，它的内部逻辑电路与串行加法器不同，采用的是位 方法来实现全加逻辑。
9、如果一个与或逻辑电路的函数式为：Y =(A /
+B )(B /
+C ) ，该逻辑存在静态冒险，现通过添加冗余项的方式来消除该冒险，则该冗余项为 （A /
+C） ； 10、请写出JK 触发器的特性方程：Q *
= JQ /+K/Q ；
11、请写出T 触发器的特性方程：Q *
= T ⊕Q 或者TQ /+T/Q ；
12、请写出D 触发器的特性方程：Q *
13、请写出SR 触发器的特性方程：Q */；
14、如果某组合逻辑的输入信号的个数为55个，则需要 解：采用的公式应该是log 255，向上取整
二、选择题（每题1分，共10分）
1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和：
①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码
③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码
2、逻辑函数式AC+ABCD+ACD/+A/
①. AC ②. C ③. A ④. ABCD
3 、请问 F=A ⊕B 的对偶式F D
=
①. A+B ②. A⊙B ③. AB ④. AB/+A/B
4、已知门电路的电平参数如下：V OH min =2. 7V ，V OL max =0. 5V ，V IH min =2. 0V ，V IL max =0. 8V ，请问其高电平的噪声容限为：
①.2.2V ②.1.2V ③.0.7V ④.0.3V 5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是：
①. 逻辑函数式 ②. 真值表
③. 卡诺图 ④. 逻辑电路图 6、下面电路中，属于时序逻辑电路的是：
①. 移位寄存器 ②. 多人表决电路
③. 比较器 ④. 码制变换器
7、一个D 触发器的驱动方程为D =X ⊕Q ，则其逻辑功能与以下哪种触发器相同：
①. JK 触发器 ②. SR 触发器
③. D 触发器 ④. T 触发器
8、n 位环形计数器，其计数循环圈中的状态个（模）数为：
①.n 个 ②.2n 个 ③.2n 个 ④.2n
-1个
9、n 位扭环计数器，其计数循环圈中的状态个（模）数为：
①.n 个 ②.2n 个 ③.2n 个 ④.2n -1个
10、用555时基电路外接定时阻容元件构成单稳态触发器，当增大阻容元件的数值时，将使：
①. 输出脉冲的幅度增加
②. 输出脉冲宽度增加 ③. 输出脉冲重复频率提高 ④. 以上说法都不对
三、判断题（每题1分，共10分）
1、CMOS 集成逻辑OD 门，可以用以线与操作；（√ ） 2、三态门的附加控制端输入无效时，其输出也无效；（ Х ）
3、三态门的三个状态分别为高电平、低电平和高阻态；（√ ）
4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相
1
同；（
Х ）
5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ √ ） 6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（Х ） 7、模拟信号是连续的，而数字信号是离散的；（√ ） 8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ √ ） 9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（Х ） 10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ Х）
四、卡诺图化简（8分）
请将逻辑F （A,B,C,D ） = ∑m( 0, 2, 3, 5, 7, 8, 10, 11, 13)化成最简与或式；
F =B C /
D +A /
CD +B /
C +B /
D /
或者F =B C /
D +A /
B D +B /
C +B /
D /
五、组合逻辑分析，要求如下：（8分）
该逻辑电路图如图5所示，具体要求如下： 1、 写出逻辑S 和CO 的逻
辑
函数式S =
∑
D /
////
/
i m i =CI ⋅A B +CI ⋅A B +CI ⋅AB +CI ⋅AB
=∑
ABCI
(1, 2, 4, 7)
2、 画
出将
该
逻
辑
的真
值表CO =∑D
m /
/
+CI ⋅A /
i
B +CI ⋅AB
/
i =0⋅A B +1⋅AB
=
∑
ABCI
(3, 56, 7)
3、真值表
图5
图6
1. 驱动方程：⎧J 2=X
⎧J 1=X ⎨
⎩K 2=Q 1
⎨⎩K 1=Q 2
/2. 状态方程：⎧⎪Q 2*=J 2Q 2/+K 2/Q 2=XQ 2/+Q 2Q 1
/
⎨
⎪⎩Q 1*=J 1Q 1/+K 1/Q 1=XQ 1/
+Q 2Q 1
六、时序逻辑分析，要求如下：（14分）
逻辑电路图如图6所示，请完成：
1、 写出驱动方程、状态方程； 2、 画出状态转换图或者状态转换表。 解答：
3. 状态表
2
或者状态图：
以上图表任画一个即得分。
七、组合逻辑设计，要求如下：（8分）
利用一块74138芯片和一定的门电路实现如下逻辑：
⎧F 1=AB +AC +BC
⎨⎩
F 2=A /B +B /
C 其中74138为3-8二进制译码器
⎧⎪F 1(A , B , C ) =AB +AC +BC =∑m (3, 5, 6, 7)
解题步骤：⎨⎪2(A , B , C ) =A / B +B /
⎩F C =∑m (1, 2, 3, 5)
八、时序逻辑设计，要求如下：（10分）
利用74163和一定的门电路实现如下的七进制
计数器。74163为4位的同步二进制加计数器。
图
8
第一种方法：在状态0111时，重置状态到0001或１００１；电路图如下：
第二种方法：在状态1111，通过行波输出重置状态到１００１；电路
图如下：
两种方法皆可
九、时序逻辑设计，要求如下：（10分）
用mealy 型时序逻辑电路设计一个101串行数据检测的时序状态机。要求画出化简后的状态转换图。
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