常用存储器设计

基础培训课程

常用存储器设计

---Jimmy&Mike

课程内容

v SDRAM v FLASH v DDR v DDR2 v DDR3 v QDR

课程内容

vSDRAM

v FLASH v DDR v DDR2 v DDR3 v QDR

SDRAM

v 管脚定义解释

SDRAM（同步动态随机存储器） 一般应用在200MHz以下， 常用在33MHz、90MHz、 100MHz、125MHz、 133MHz等。

SDRAM的布局

v

布局原则是：靠近CPU摆放 v SDRAMx1片时，点对点的布局方式

SDRAM到CPU推荐的中心距离： 当中间无排阻时：900-1000mil 当中间有排阻时：1000-1300mil

SDRAM的布局

v SDRAMx2片时,相对于CPU严格对称

v

方案一:空间足够时,与CPU放在同一面

方案二: SDRAM顶底对贴

SDRAM的布线

v v v v v v v

特性阻抗:50欧 数据线每8根尽量走在同一层(D0~D7,D8~D15,…) 信号线的间距满足3W 原则 数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3W 空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线宽度 推荐为15-30mil 完整的参考平面 布线拓扑结构(默认采用远端分支)-T点(过孔)打在两片SDRAM中间 远端分支(星形/T形) 菊花链

SDRAM的等长布线

v Class规则: 将所有数据线设为sdram_data_bus; 地址线,控制线,时钟线设为sdram_addr_bus v 等长规则: 所有信号线参照时钟线的长度等长 v 误差范围: 数据线误差范围控制在+/- 50mil 地址线误差范围控制在+/- 100mil

SDRAM的等长布线

v 远端分支布线情况

课程内容

v SDRAM

vFLASH

v DDR v DDR2 v DDR3 v QDR

Flash的设计

–速率较低 v 布局:一般采用菊花链

v Flash(闪速存储器)

(Flash和SDRAM推荐距离为500-1000mil)

Flash的设计

v 布线

3W原则 等长范围:+/-100mil 特性阻抗:50欧

课程内容

v SDRAM v FLASH

vDDR

v DDR2 v DDR3 v QDR

3.DDR的设计

v 管脚定义解释

DDR的布局

v

布局原则是：靠近CPU摆放 v DDRx1片时，点对点的布局方式

DDR到CPU推荐的中心距离： 当中间无排阻时：900-1000mil 当中间有排阻时：1000-1300mil

DDR的布局

v DDRx2片时,相对于CPU严格对称

v

VREF电容的位置

DDR保护区域

DDR的布线

v v v v

v v v

特性阻抗:单端50欧,差分100欧 数据线每10根尽量走在同一层 (D0~D7,LDM,LDQS),(D8~D15,UDM,UDQS ) 信号线的间距满足3W原则 数据线、地址（控制）线、时钟线之间的距离保持20mil 以上或至少3W 完整的参考平面 VREF电源走线推荐>=20~30mil 误差范围:

差分对误差严格控制在5mil 数据线误差范围控制在+/- 25mil 地址线误差范围控制在+/- 100mil

DDRx1片的等长布线

v Class规则:

将数据类设为2组Class(D0~D7,LDM,LDQS)(D8~D15,UDM,UDQS);

地址线,控制线,时钟线设为1组Class

v 等长规则:

所有信号线参照时钟线的长度等长

v 误差范围:

数据线误差范围控制在+/- 25mil 地址线误差范围控制在+/- 100mil

DDRx2片的等长布线

v

数据类拓扑结构:点到点

DATA DQS DM

Controller

DDR

v

地址类拓扑结构:星形

T点

仍然可以套用两片时的拓扑，只是将树或者星做大

DDR

DDRx4片的等长布线

B

DDR

DDR

A

DDR Controller DDR

C

Controller

Controller DDR

DDR

DDR

DDR

可 以 看 做正 反 贴

可 以 看 做 正反 贴

DDR

DDR

DDR

D

DDR DDR DDR DDR

Controller

推荐:B/C,A和D只适用于单面贴器件的情况

A型

DDRx4片的等长布线

B型

DDR的时序设计

v DDR(采用树形或者星型拓扑)

课程内容

v SDRAM v FLASH v DDR

vDDR2

v DDR3 v QDR

DDR2的设计

v DDR2的新特性 DDR2可以看做DDR的升级，由于DDR 的内部设计使得I/O口的速率最高只能达到 200Mhz,而DDR2最高可以提高到400Mhz， 也就是DDR2比DDR提高了一倍的速率。在 信号管脚上变化的主要是将单端的DQS信号 变成了差分的DQS和DQS#。

DQS Clock Frequency 200MHZ(Max) 400MHZ(Max) DQS/DQS#

DDR2的布局

v 布局思路同DDR

DDR2的布线

v v

特性阻抗:单端50欧,差分100欧 数据线每11根尽量走在同一层

(D0~D7, DQM0,DQS0_N,DQS0_P) DDR2x1片 (D8~D15, DQM1,DQS1_N,DQS1_P) (D16~D23,DQM2,DQS2_N,DQS2_P) DDR2x2片 (D24~D31,DQM3,DQS3_N,DQS3_P) v 信号线的间距满足3W 原则 v 数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3W v 完整的参考平面 v VREF电源走线推荐>=20~30mil v 误差范围:

差分对误差严格控制在5mil 数据线误差范围控制在+/- 15mil 地址线误差范围控制在+/- 100mil

DDR2芯片时序设计

课程内容

v SDRAM v FLASH v DDR v DDR2

vDDR3

v QDR

DDR3的设计

v DDR3的新

特性

DDR3与DDR2的比

较

DDR3的拓扑结构D DDR DDR DDR DDR Controller

DDR3的

拓扑结构

DDR3芯片设计总结

DDR3(采用树形或菊花链拓扑)

QDR 的设计

v QDR 的新特性: 可在一个时钟周期内传送四次数据（两次读与两次写

数据）

QDR 的布局

v 布局与DDR 类

似

QDR 的布线

需要注意的是：输入时钟和输出时钟要跟数据信号输入和数据信号输出设为一个Class. 其他的信号设为另一个Class. v 其他布线规则与DDR 类似v

QDR 的时

序设计

问题交流

v 交流v 作业DDRx1DDR2x2

基础培训课程

常用存储器设计

---Jimmy&Mike

课程内容

v SDRAM v FLASH v DDR v DDR2 v DDR3 v QDR

课程内容

vSDRAM

v FLASH v DDR v DDR2 v DDR3 v QDR

SDRAM

v 管脚定义解释

SDRAM（同步动态随机存储器） 一般应用在200MHz以下， 常用在33MHz、90MHz、 100MHz、125MHz、 133MHz等。

SDRAM的布局

v

布局原则是：靠近CPU摆放 v SDRAMx1片时，点对点的布局方式

SDRAM到CPU推荐的中心距离： 当中间无排阻时：900-1000mil 当中间有排阻时：1000-1300mil

SDRAM的布局

v SDRAMx2片时,相对于CPU严格对称

v

方案一:空间足够时,与CPU放在同一面

方案二: SDRAM顶底对贴

SDRAM的布线

v v v v v v v

特性阻抗:50欧 数据线每8根尽量走在同一层(D0~D7,D8~D15,…) 信号线的间距满足3W 原则 数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3W 空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线宽度 推荐为15-30mil 完整的参考平面 布线拓扑结构(默认采用远端分支)-T点(过孔)打在两片SDRAM中间 远端分支(星形/T形) 菊花链

SDRAM的等长布线

v Class规则: 将所有数据线设为sdram_data_bus; 地址线,控制线,时钟线设为sdram_addr_bus v 等长规则: 所有信号线参照时钟线的长度等长 v 误差范围: 数据线误差范围控制在+/- 50mil 地址线误差范围控制在+/- 100mil

SDRAM的等长布线

v 远端分支布线情况

课程内容

v SDRAM

vFLASH

v DDR v DDR2 v DDR3 v QDR

Flash的设计

–速率较低 v 布局:一般采用菊花链

v Flash(闪速存储器)

(Flash和SDRAM推荐距离为500-1000mil)

Flash的设计

v 布线

3W原则 等长范围:+/-100mil 特性阻抗:50欧

课程内容

v SDRAM v FLASH

vDDR

v DDR2 v DDR3 v QDR

3.DDR的设计

v 管脚定义解释

DDR的布局

v

布局原则是：靠近CPU摆放 v DDRx1片时，点对点的布局方式

DDR到CPU推荐的中心距离： 当中间无排阻时：900-1000mil 当中间有排阻时：1000-1300mil

DDR的布局

v DDRx2片时,相对于CPU严格对称

v

VREF电容的位置

DDR保护区域

DDR的布线

v v v v

v v v

特性阻抗:单端50欧,差分100欧 数据线每10根尽量走在同一层 (D0~D7,LDM,LDQS),(D8~D15,UDM,UDQS ) 信号线的间距满足3W原则 数据线、地址（控制）线、时钟线之间的距离保持20mil 以上或至少3W 完整的参考平面 VREF电源走线推荐>=20~30mil 误差范围:

差分对误差严格控制在5mil 数据线误差范围控制在+/- 25mil 地址线误差范围控制在+/- 100mil

DDRx1片的等长布线

v Class规则:

将数据类设为2组Class(D0~D7,LDM,LDQS)(D8~D15,UDM,UDQS);

地址线,控制线,时钟线设为1组Class

v 等长规则:

所有信号线参照时钟线的长度等长

v 误差范围:

数据线误差范围控制在+/- 25mil 地址线误差范围控制在+/- 100mil

DDRx2片的等长布线

v

数据类拓扑结构:点到点

DATA DQS DM

Controller

DDR

v

地址类拓扑结构:星形

T点

仍然可以套用两片时的拓扑，只是将树或者星做大

DDR

DDRx4片的等长布线

B

DDR

DDR

A

DDR Controller DDR

C

Controller

Controller DDR

DDR

DDR

DDR

可 以 看 做正 反 贴

可 以 看 做 正反 贴

DDR

DDR

DDR

D

DDR DDR DDR DDR

Controller

推荐:B/C,A和D只适用于单面贴器件的情况

A型

DDRx4片的等长布线

B型

DDR的时序设计

v DDR(采用树形或者星型拓扑)

课程内容

v SDRAM v FLASH v DDR

vDDR2

v DDR3 v QDR

DDR2的设计

v DDR2的新特性 DDR2可以看做DDR的升级，由于DDR 的内部设计使得I/O口的速率最高只能达到 200Mhz,而DDR2最高可以提高到400Mhz， 也就是DDR2比DDR提高了一倍的速率。在 信号管脚上变化的主要是将单端的DQS信号 变成了差分的DQS和DQS#。

DQS Clock Frequency 200MHZ(Max) 400MHZ(Max) DQS/DQS#

DDR2的布局

v 布局思路同DDR

DDR2的布线

v v

特性阻抗:单端50欧,差分100欧 数据线每11根尽量走在同一层

(D0~D7, DQM0,DQS0_N,DQS0_P) DDR2x1片 (D8~D15, DQM1,DQS1_N,DQS1_P) (D16~D23,DQM2,DQS2_N,DQS2_P) DDR2x2片 (D24~D31,DQM3,DQS3_N,DQS3_P) v 信号线的间距满足3W 原则 v 数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3W v 完整的参考平面 v VREF电源走线推荐>=20~30mil v 误差范围:

差分对误差严格控制在5mil 数据线误差范围控制在+/- 15mil 地址线误差范围控制在+/- 100mil

DDR2芯片时序设计

课程内容

v SDRAM v FLASH v DDR v DDR2

vDDR3

v QDR

DDR3的设计

v DDR3的新

特性

DDR3与DDR2的比

较

DDR3的拓扑结构D DDR DDR DDR DDR Controller

DDR3的

拓扑结构

DDR3芯片设计总结

DDR3(采用树形或菊花链拓扑)

QDR 的设计

v QDR 的新特性: 可在一个时钟周期内传送四次数据（两次读与两次写

数据）

QDR 的布局

v 布局与DDR 类

似

QDR 的布线

需要注意的是：输入时钟和输出时钟要跟数据信号输入和数据信号输出设为一个Class. 其他的信号设为另一个Class. v 其他布线规则与DDR 类似v

QDR 的时

序设计

问题交流

v 交流v 作业DDRx1DDR2x2