CH3组合逻辑电路

第 3章 组合逻辑电路 第3章

一、集成电路的主要电气指标

 输入输出电压

TTL“与非”门输入电压VI与输出电压VO之间的关系曲线，即 VO = f（VI）

V0H

V0L VIL Vth VIH

TTL标称值：VH=3.6V，VL=0.1V 阈值电压：Vth=1.4V

实际输出极限值： V0H=2.4V，V0L=0.4V 输入极限值： VIH=2.0V，开门电平（Von) VIL=0.8V, 关门电平（Voff)

 输入输出电压（续）

CMOS标称值：VH=VDD，VL=0V （一般VDD=5V） 输入极限值： V0H=4.44V，V0L=0.5V 输入极限值： VIH=3.5V，开门电平（Von) VIL=1.5V, 关门电平（Voff) 阈值电压：Vth=2.5V

 抗干扰容限

VNH=V0H-VIH 高电平时的抗干扰容限

VNL=VIL- V0L 低电平时的抗干扰容限

前一级输出低电平比后一级的输入低电平低，才能保证后一级 是可靠的低电平输入，故取VIL>VOL 前一级输出高电平比后一级的输入高电平高，才能保证后一级 是可靠的高电平输入，故取VOH>VIH

 输入输出电流

高电平

拉电流

IIH=20  A , IIL=0.4mA

低电平 灌电流

IOL IOH  I IL I IH

TTL典型值：IOH=0.4mA, IOL=8mA

定义：

IOL = N0 I IL

扇出系数

 平均传输延迟时间tpd

t pd 

t pdL  t pdH 2

 功耗

TTL >CMOS

不同门电路的延迟及功耗

例1 某数字集成电路具有如下电气特性：VOL＝0.4V，VOH＝2.4V，VIL＝ 0.8V，VIH＝1.8V，IOL=10mA，IOH=800μA，IIL=1.2mA，IIH=100μA，则 该电路的扇出系数为 8 ，噪声容限VNH= 0.6V 及VNL= 0.4V 。 例2 在数字系统设计中，对于数字集成芯片的选择除了考虑其逻辑功能 外，还需要考虑其电气指标，数字集成电路的主要电气指标有哪些？在设 计某个数字系统时需要用到一个4位双向移位寄存器，现知74194和54194都 是4位双向移位寄存器，且逻辑功能完全一样，试问它们之间区别在哪里？ 如何做出选择？ 答：（1）集成电路的主要电气指标有：输入/输出电压、噪声容限、输 入/输出电流（扇出系数）、平均传输延迟时间、功耗等。 （2）74194是属于74系列数字集成电路，54194则属于54系列，两区别在 于分别适用于不同的工作环境。前者一般用于温度变化不大的场合，如民 用产品；后者适用于温度变化较大，环境恶劣的场合，如军事产品，但后 者价格昂贵。

二、逻辑电路的输出结构

 推拉式结构

（即集成电路芯片的输出电路结 构，有三种类型）

优点：输出电阻低 缺点：输出不能并联

等效模型

推拉式输出 并联情况

 开路输出结构（Open Collector Gate，OC门）

逻辑符号 集电极开路与非门 等效模型

 开路输出结构（续）

OC门输出的并联接法

逻辑图

 三态输出结构（Three-State Output，TS门）

真值表

功能表 逻辑符号

三、常用组合逻辑模块 1. 4位并行加法器

定性符

进位输出

框 图

进位输入

逻辑符号

加法器的级联

四位加法器级连成八位加法器

加法器的应用

例3 1位余3码到1位8421BCD码转换

例4 试设计一个能将两位8421BCD码转换成自然二进制码的逻辑电路。 解：两位8421BCD码可表示的最大数是99，对应的自然二进制数需要7位。 A  a 80 a 40 a 20 a10 a 8a 4 a 2 a1 设两位8421BCD码为： 自然二进制码为： B  b6 b5 b 4 b3b 2 b1b0 A展开成多项式：

(A)10  a 80  23 101  a 40  22 101  a 20  21 101  a10  20 101  a 8  23  a 4  22  a 2  21  a1  20  10  23  21 (A)10  a 80  26  a 40  25  (a 80  a 20 )  24  (a 40  a10  a 8 )  23  (a 20  a 4 )  22  (a10  a 2 )  21  a1  20



逻辑电路图：

B展开成多项式：

(B)10  b 6  2  b5  2  b 4  2  b3  2  b 2  2  b1  2  b 0  2

6 5 4 3 2 1 0





比较系数得： b0  a1

b1  a10  a 2 b 2  a 20  a 4  c1 b3  a 40  a10  a 8  c 2 b 4  a 80  a 20  c3 b5  a 40  c 4 b 6  a 80  c5



2. 数值比较器

功能：能对两个相同位数的二进制数进行比较 的器件。 逻辑符号

输入 A（a3a2a1a0）> B (b3b2b1b0)：输出（A > B）= 1 A（a3a2a1a0）

4位并行比较器的功能表

数值比较器的级联

由4位数值比较器构成8位数值比较器

数值比较器的应用

例5 试设计一位8421BCD码加法器。 （1）给出一位8421BCD码加法的运算规则； （2）画出其运算的逻辑电路框图； （3）选择适当的器件用最便捷的设计方式实现该运算电路。

解： （1）8421BCD码的加法规则：当计算的结果产生进位或产生非法码（即和数 大于9）时，要进行加6修正，同时也产生向高位的进位信号。 （2）1位8421BCD码加法运算的逻辑框图： （3）最便捷的设计方式是选用两个4位 加法计数器和4位比较器加以实现。

A B 4 4 二进制 加法器 I F 4 修正信号 产生电路 4 修正 加法器 II 4

A

B

 



0 P 3 0 Q 3 CI 0 P 3 PQ 1





0 0 P 3 CO COMP 3 CI 3 0 Q



0



3

CO

C



C

1

CO

0 Q 3

例6

现有两个4位无符号二进制数A和B，试设计一个大数减小数电路，当A ＞B时，输出A-B，当A≤B时，输出B-A，画出逻辑电路图，并用简短 文字说明设计思路（电路工作原理）。

A0 A1 A2 A3 PQ B0 B0 B1 B2 B3 0 Q 3 B1 B2 B3 3 CI 0 P 3 0 Q =1 COMP P 3

逻辑电路图：

A0 A1 A2 A3 0 1 0 0



0



3 CO

=1

S0 S1 S2 S3

1

文字说明： A、B两数先进行数值比较，如A大于B，则比较器P﹥Q端输出为1，这时加 到后面A组数据异或门一端为0，所以加到4位并行加法器A组数据应为原码， 而加到后面B组数据异

或门一端因为为1，则加到4位并行加法器B组数据为其 反码，再加上4位并行加法器进位信号CI=1，就相当于A加上B的补码，实现 了A—B功能；如果A小于等于B，则P﹥Q端输出为0，这时加到后面B组数据 异或门一端为0，所以加到4位并行加法器B组数据为其原码，而加到后面A组 数据异或门一端由于为1，则加到4位并行加法器A组数据就为其反码，再加上 4位并行加法器进位信号CI=1，就相当于B加上A的补码，实现了B—A功能。

3. 译码器

 变量译码器：将二进制代码“翻译”成控制信号去执行 操作。  显示译码器：把二进制代码（如BCD码）“翻译”成 十进制数或字符并直接显示出来。

0 1 0 1

译码器

n-1

当m=2n

m-1

完全译码 不完全译码

(m  2 )

n

当m

3线—8线译码器（74138）

3线-8线译码器功能表

Yi  mi

译码器的应用 （用变量译码器实现任意组合逻辑电路）

例7 用3线-8线译码器74138和与非门实现下列多输出函数

 F1 (A,B,C)=AB+BC+AC   F2 (A,B,C)=Σm(2,3,4,5,7)  F (A,B,C)=ΠM(0,3,5,7)  3

F1 (A,B,C)=AB+BC+AC=  m(3,5,6,7)  F2 (A,B,C)=Σm(2,3,4,5,7) F (A,B,C)=ΠM(0,3,5,7)= m(1,2,4,6)   3

&

F3

C B A 1 0 0

BIN/OCT 1 2 4 0 1 2 3 4 5 6 7

&

F2

& EN

&

F1

例8

试用3-8线译码器实现一个自然数e=2.7182818（8位）的并行信号发生器， 框图如图1所示，设输入是从000开始依次递增的3位二进制数，其相应的 输出依次为2、7、1、…等数的8421BCD码。

解:

逻辑表达式：

Y8 =m3 +m5 +m 7  m3 m5 m 7 Y4 =m1  m1 Y2 =m 0  m1  m 4  m 0 m1m 4 Y1 =m1  m 2  m 6  m1m 2 m 6

4. 数据选择器

典型的数据选择器

8选1数据选择器

双4选1数据选择器

8选1数据选择器

功 能 表

当 ST  0

Y   m i Di

i0

7

MUX 实现组合函数

设某组合 逻辑函数

F(x 2 , x1 , x 0 )  m(0,1,3, 6)  m 0 1  m1 1  m 2  0  m3 1  m 4  0  m5  0  m 6 1  m 7  0  a0   mi  a i

i 0 7

 a1

 a2

 a3

 a4

 a5

 a6

 a7

Y(A 2 , A1 , A 0 )   mi Di

i 0

7

若令Di=ai 同时有 A2=x2，A1=x1，A0=x0 F(x2,x1,x0)可用Y(A2,A1,A0)表示

MUX 实现组合函数

例9 电路的输出F与输入A、B、C的关系如图所示，试用一片8选1 数据选 择器74151实现之（不允许添加任何其它器件）。

逻辑图 解：

A 0 0 0 0 1 1 1 1

列出真值表

B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 1 1 0 0 1 0 1 0

例10 试用中规模组合逻辑器件74153 （推拉式输出的双4选1数据选择器） 和74138（3线－8线译码器）及少量 门电路设计一个数据传输电路，其 功能是将从输入端I0~I7中输入的8个 数据有选择性地传送到Z0~ Z7 8个输 出端中任意一端输出，其示意图如 图所示。 解：

A0 A1 A2 I0 I1 I2 I3 1 I4 I5 I6 I7 MUX 0

0 G 1 3 EN 0 1 2 3

I0 I1

Z0 Z1

I7

Z7

通道选择信号 A2A1A0 通道选择信号 B2B1B0

BIN/OCT B0 B1 1 B2 1 2 3

0 1 2 3 4

Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7

1

& EN

5 6 7

例11 由译码器和数据选择器构成的组合电路如 图(a)所示。 （1）分析其工作原理，简述其逻辑功能； （2）当输入A、B两组信号如图(b)所示 时，画出输出端Y的波形。

B B 0 组 输 B1 入 B2 A A0 组 A1 输 入 A2





MUX EN 0 0 G 7 2 BIN/OCT 1 2 3 0 1 2 3 4 D0 D1 D2 D3 D4 D5 D6 D7 0 1 2 3 4 5 6 7 W

Y

Y

1

& EN

5 6 7

解：（ 解： 1）这是一个两个三位数组输入 一致性检测电路，其工作原理是： 当A组输入一组数据，如 A2A1A0=000，译码器输出端只有 D0=0，这时如B组也输入数据 B2B1B0=000，则输出Y=0，意味着AB 两组信号相同；反之，Y=1就意味着 AB两组信号不一致。

四、险象与竞争

险象：又称冒险，毛刺。是由于电路元件自身 的信号传输延迟，输入信号有上升和下降时间 或多个输入信号不能同时变化而使电路输出产 生的瞬间错误。

竞争：在组合电路中，当多个输入发生变化时，由于它们变化的快慢不 同，传输到输出端必然有时差。或者，当某一个变量通过两条以上的路 径到达输出端，由于每条路径上的延迟时间不同，到达输出端也有时 差，这一现象称为竞争。习惯上称前者为功能竞争，后者为逻辑竞争。

X X

毛刺， 0型险象

不考虑门电路的传输延迟

考虑门电路的传输延迟

（设A=B=0）

逻辑险象的类型

1型险象

X

F1  D1A  D0 A

当D1=D0=1时 F1  A  A 当A从1变到0，由于A要延迟一 个非门时间才从0变化到1。故F1有瞬 间的0出现，称为0型险象。

F2  (A  C)(D  C)

当A=B=0时 F2  C  C 当C从0变到1，由于C要延迟一 个非门时间才从1变化到0。故F1有瞬 间的1出现，称为1型险象。

逻辑险象的判别

卡诺图法

F  BC  AB  BC

卡诺图法：若有两个卡诺圈相切，则其中必 有一变量在一个卡诺圈以原变量出现，而在 另一卡诺圈中以反变量出现，这时电路必然 存在逻辑险象。而两个卡诺圈相互交链或相 互错开，均不会产生险象。

例12

F  (A  D)(B  C)(A  B)

含“1”格的卡诺圈相切产生 0型险象，通过增加冗余项消 除。

F  BC  AB  BC  AC

上式，当A=0，C=0时，F=1

含“0”格的卡诺圈相切产生 1型险象，通过增加冗余项消 除。

F  (A  D)(B  C)(A  B)(B  D)(A  C)

上式，当A=1，C=1时，F=0

功能险象

例如：101

000

A、C通常很难控制同时变化，而谁先 谁后又很难确定。 若A先于C变：101 若C先于A变：101 001 100 000 000

功能险象

例13

F1  D0 A  D1A

D0先变，A后变

A先变， D0后变

X

功能险象

由多个输入信号变化的先后引起的险象称之为功能险

象。

功能险象的判别

用卡诺图易于判别功能险象

F1  D0 A  D1A

设：D0D1A=011 110

结论：如果输入信号在初始组合的作用下的输出与最终组合的输出有 相同的值，但在变化过程中的输出值与此不同，则产生功能险象。

功能险象的消除

思考题：当电路中既 有逻辑险象又有功能 险象，如何处理？

加选通信号 （当D0D1A全部变化完成 后，ST=1，开门输出）

用滤波电容

例14 已知函数F(A,B,C,D)=Σm（2，6～9，12～15），试判断当输入变 量按自然二进制码的顺序变化时，是否存在功能险象。若存在，请用选 通脉冲法消除之，并画出用与非门实现它的逻辑电路图。

分析：“输入变量按自然二进制码的顺 序变化”的含意就是：0000→0001， 0001→0010，…，1110→1111， 1111→0000的变化。在这些变化过程 中，0011→1000，0111→1000，将产生 功能险象。

逻 辑 图

逻辑表达式：

F(A, B, C, D)  AC  BC  ACD  AC  BC  ACD

第 3章 组合逻辑电路 第3章

一、集成电路的主要电气指标

 输入输出电压

TTL“与非”门输入电压VI与输出电压VO之间的关系曲线，即 VO = f（VI）

V0H

V0L VIL Vth VIH

TTL标称值：VH=3.6V，VL=0.1V 阈值电压：Vth=1.4V

实际输出极限值： V0H=2.4V，V0L=0.4V 输入极限值： VIH=2.0V，开门电平（Von) VIL=0.8V, 关门电平（Voff)

 输入输出电压（续）

CMOS标称值：VH=VDD，VL=0V （一般VDD=5V） 输入极限值： V0H=4.44V，V0L=0.5V 输入极限值： VIH=3.5V，开门电平（Von) VIL=1.5V, 关门电平（Voff) 阈值电压：Vth=2.5V

 抗干扰容限

VNH=V0H-VIH 高电平时的抗干扰容限

VNL=VIL- V0L 低电平时的抗干扰容限

前一级输出低电平比后一级的输入低电平低，才能保证后一级 是可靠的低电平输入，故取VIL>VOL 前一级输出高电平比后一级的输入高电平高，才能保证后一级 是可靠的高电平输入，故取VOH>VIH

 输入输出电流

高电平

拉电流

IIH=20  A , IIL=0.4mA

低电平 灌电流

IOL IOH  I IL I IH

TTL典型值：IOH=0.4mA, IOL=8mA

定义：

IOL = N0 I IL

扇出系数

 平均传输延迟时间tpd

t pd 

t pdL  t pdH 2

 功耗

TTL >CMOS

不同门电路的延迟及功耗

例1 某数字集成电路具有如下电气特性：VOL＝0.4V，VOH＝2.4V，VIL＝ 0.8V，VIH＝1.8V，IOL=10mA，IOH=800μA，IIL=1.2mA，IIH=100μA，则 该电路的扇出系数为 8 ，噪声容限VNH= 0.6V 及VNL= 0.4V 。 例2 在数字系统设计中，对于数字集成芯片的选择除了考虑其逻辑功能 外，还需要考虑其电气指标，数字集成电路的主要电气指标有哪些？在设 计某个数字系统时需要用到一个4位双向移位寄存器，现知74194和54194都 是4位双向移位寄存器，且逻辑功能完全一样，试问它们之间区别在哪里？ 如何做出选择？ 答：（1）集成电路的主要电气指标有：输入/输出电压、噪声容限、输 入/输出电流（扇出系数）、平均传输延迟时间、功耗等。 （2）74194是属于74系列数字集成电路，54194则属于54系列，两区别在 于分别适用于不同的工作环境。前者一般用于温度变化不大的场合，如民 用产品；后者适用于温度变化较大，环境恶劣的场合，如军事产品，但后 者价格昂贵。

二、逻辑电路的输出结构

 推拉式结构

（即集成电路芯片的输出电路结 构，有三种类型）

优点：输出电阻低 缺点：输出不能并联

等效模型

推拉式输出 并联情况

 开路输出结构（Open Collector Gate，OC门）

逻辑符号 集电极开路与非门 等效模型

 开路输出结构（续）

OC门输出的并联接法

逻辑图

 三态输出结构（Three-State Output，TS门）

真值表

功能表 逻辑符号

三、常用组合逻辑模块 1. 4位并行加法器

定性符

进位输出

框 图

进位输入

逻辑符号

加法器的级联

四位加法器级连成八位加法器

加法器的应用

例3 1位余3码到1位8421BCD码转换

例4 试设计一个能将两位8421BCD码转换成自然二进制码的逻辑电路。 解：两位8421BCD码可表示的最大数是99，对应的自然二进制数需要7位。 A  a 80 a 40 a 20 a10 a 8a 4 a 2 a1 设两位8421BCD码为： 自然二进制码为： B  b6 b5 b 4 b3b 2 b1b0 A展开成多项式：

(A)10  a 80  23 101  a 40  22 101  a 20  21 101  a10  20 101  a 8  23  a 4  22  a 2  21  a1  20  10  23  21 (A)10  a 80  26  a 40  25  (a 80  a 20 )  24  (a 40  a10  a 8 )  23  (a 20  a 4 )  22  (a10  a 2 )  21  a1  20



逻辑电路图：

B展开成多项式：

(B)10  b 6  2  b5  2  b 4  2  b3  2  b 2  2  b1  2  b 0  2

6 5 4 3 2 1 0





比较系数得： b0  a1

b1  a10  a 2 b 2  a 20  a 4  c1 b3  a 40  a10  a 8  c 2 b 4  a 80  a 20  c3 b5  a 40  c 4 b 6  a 80  c5



2. 数值比较器

功能：能对两个相同位数的二进制数进行比较 的器件。 逻辑符号

输入 A（a3a2a1a0）> B (b3b2b1b0)：输出（A > B）= 1 A（a3a2a1a0）

4位并行比较器的功能表

数值比较器的级联

由4位数值比较器构成8位数值比较器

数值比较器的应用

例5 试设计一位8421BCD码加法器。 （1）给出一位8421BCD码加法的运算规则； （2）画出其运算的逻辑电路框图； （3）选择适当的器件用最便捷的设计方式实现该运算电路。

解： （1）8421BCD码的加法规则：当计算的结果产生进位或产生非法码（即和数 大于9）时，要进行加6修正，同时也产生向高位的进位信号。 （2）1位8421BCD码加法运算的逻辑框图： （3）最便捷的设计方式是选用两个4位 加法计数器和4位比较器加以实现。

A B 4 4 二进制 加法器 I F 4 修正信号 产生电路 4 修正 加法器 II 4

A

B

 



0 P 3 0 Q 3 CI 0 P 3 PQ 1





0 0 P 3 CO COMP 3 CI 3 0 Q



0



3

CO

C



C

1

CO

0 Q 3

例6

现有两个4位无符号二进制数A和B，试设计一个大数减小数电路，当A ＞B时，输出A-B，当A≤B时，输出B-A，画出逻辑电路图，并用简短 文字说明设计思路（电路工作原理）。

A0 A1 A2 A3 PQ B0 B0 B1 B2 B3 0 Q 3 B1 B2 B3 3 CI 0 P 3 0 Q =1 COMP P 3

逻辑电路图：

A0 A1 A2 A3 0 1 0 0



0



3 CO

=1

S0 S1 S2 S3

1

文字说明： A、B两数先进行数值比较，如A大于B，则比较器P﹥Q端输出为1，这时加 到后面A组数据异或门一端为0，所以加到4位并行加法器A组数据应为原码， 而加到后面B组数据异

或门一端因为为1，则加到4位并行加法器B组数据为其 反码，再加上4位并行加法器进位信号CI=1，就相当于A加上B的补码，实现 了A—B功能；如果A小于等于B，则P﹥Q端输出为0，这时加到后面B组数据 异或门一端为0，所以加到4位并行加法器B组数据为其原码，而加到后面A组 数据异或门一端由于为1，则加到4位并行加法器A组数据就为其反码，再加上 4位并行加法器进位信号CI=1，就相当于B加上A的补码，实现了B—A功能。

3. 译码器

 变量译码器：将二进制代码“翻译”成控制信号去执行 操作。  显示译码器：把二进制代码（如BCD码）“翻译”成 十进制数或字符并直接显示出来。

0 1 0 1

译码器

n-1

当m=2n

m-1

完全译码 不完全译码

(m  2 )

n

当m

3线—8线译码器（74138）

3线-8线译码器功能表

Yi  mi

译码器的应用 （用变量译码器实现任意组合逻辑电路）

例7 用3线-8线译码器74138和与非门实现下列多输出函数

 F1 (A,B,C)=AB+BC+AC   F2 (A,B,C)=Σm(2,3,4,5,7)  F (A,B,C)=ΠM(0,3,5,7)  3

F1 (A,B,C)=AB+BC+AC=  m(3,5,6,7)  F2 (A,B,C)=Σm(2,3,4,5,7) F (A,B,C)=ΠM(0,3,5,7)= m(1,2,4,6)   3

&

F3

C B A 1 0 0

BIN/OCT 1 2 4 0 1 2 3 4 5 6 7

&

F2

& EN

&

F1

例8

试用3-8线译码器实现一个自然数e=2.7182818（8位）的并行信号发生器， 框图如图1所示，设输入是从000开始依次递增的3位二进制数，其相应的 输出依次为2、7、1、…等数的8421BCD码。

解:

逻辑表达式：

Y8 =m3 +m5 +m 7  m3 m5 m 7 Y4 =m1  m1 Y2 =m 0  m1  m 4  m 0 m1m 4 Y1 =m1  m 2  m 6  m1m 2 m 6

4. 数据选择器

典型的数据选择器

8选1数据选择器

双4选1数据选择器

8选1数据选择器

功 能 表

当 ST  0

Y   m i Di

i0

7

MUX 实现组合函数

设某组合 逻辑函数

F(x 2 , x1 , x 0 )  m(0,1,3, 6)  m 0 1  m1 1  m 2  0  m3 1  m 4  0  m5  0  m 6 1  m 7  0  a0   mi  a i

i 0 7

 a1

 a2

 a3

 a4

 a5

 a6

 a7

Y(A 2 , A1 , A 0 )   mi Di

i 0

7

若令Di=ai 同时有 A2=x2，A1=x1，A0=x0 F(x2,x1,x0)可用Y(A2,A1,A0)表示

MUX 实现组合函数

例9 电路的输出F与输入A、B、C的关系如图所示，试用一片8选1 数据选 择器74151实现之（不允许添加任何其它器件）。

逻辑图 解：

A 0 0 0 0 1 1 1 1

列出真值表

B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 1 1 0 0 1 0 1 0

例10 试用中规模组合逻辑器件74153 （推拉式输出的双4选1数据选择器） 和74138（3线－8线译码器）及少量 门电路设计一个数据传输电路，其 功能是将从输入端I0~I7中输入的8个 数据有选择性地传送到Z0~ Z7 8个输 出端中任意一端输出，其示意图如 图所示。 解：

A0 A1 A2 I0 I1 I2 I3 1 I4 I5 I6 I7 MUX 0

0 G 1 3 EN 0 1 2 3

I0 I1

Z0 Z1

I7

Z7

通道选择信号 A2A1A0 通道选择信号 B2B1B0

BIN/OCT B0 B1 1 B2 1 2 3

0 1 2 3 4

Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7

1

& EN

5 6 7

例11 由译码器和数据选择器构成的组合电路如 图(a)所示。 （1）分析其工作原理，简述其逻辑功能； （2）当输入A、B两组信号如图(b)所示 时，画出输出端Y的波形。

B B 0 组 输 B1 入 B2 A A0 组 A1 输 入 A2





MUX EN 0 0 G 7 2 BIN/OCT 1 2 3 0 1 2 3 4 D0 D1 D2 D3 D4 D5 D6 D7 0 1 2 3 4 5 6 7 W

Y

Y

1

& EN

5 6 7

解：（ 解： 1）这是一个两个三位数组输入 一致性检测电路，其工作原理是： 当A组输入一组数据，如 A2A1A0=000，译码器输出端只有 D0=0，这时如B组也输入数据 B2B1B0=000，则输出Y=0，意味着AB 两组信号相同；反之，Y=1就意味着 AB两组信号不一致。

四、险象与竞争

险象：又称冒险，毛刺。是由于电路元件自身 的信号传输延迟，输入信号有上升和下降时间 或多个输入信号不能同时变化而使电路输出产 生的瞬间错误。

竞争：在组合电路中，当多个输入发生变化时，由于它们变化的快慢不 同，传输到输出端必然有时差。或者，当某一个变量通过两条以上的路 径到达输出端，由于每条路径上的延迟时间不同，到达输出端也有时 差，这一现象称为竞争。习惯上称前者为功能竞争，后者为逻辑竞争。

X X

毛刺， 0型险象

不考虑门电路的传输延迟

考虑门电路的传输延迟

（设A=B=0）

逻辑险象的类型

1型险象

X

F1  D1A  D0 A

当D1=D0=1时 F1  A  A 当A从1变到0，由于A要延迟一 个非门时间才从0变化到1。故F1有瞬 间的0出现，称为0型险象。

F2  (A  C)(D  C)

当A=B=0时 F2  C  C 当C从0变到1，由于C要延迟一 个非门时间才从1变化到0。故F1有瞬 间的1出现，称为1型险象。

逻辑险象的判别

卡诺图法

F  BC  AB  BC

卡诺图法：若有两个卡诺圈相切，则其中必 有一变量在一个卡诺圈以原变量出现，而在 另一卡诺圈中以反变量出现，这时电路必然 存在逻辑险象。而两个卡诺圈相互交链或相 互错开，均不会产生险象。

例12

F  (A  D)(B  C)(A  B)

含“1”格的卡诺圈相切产生 0型险象，通过增加冗余项消 除。

F  BC  AB  BC  AC

上式，当A=0，C=0时，F=1

含“0”格的卡诺圈相切产生 1型险象，通过增加冗余项消 除。

F  (A  D)(B  C)(A  B)(B  D)(A  C)

上式，当A=1，C=1时，F=0

功能险象

例如：101

000

A、C通常很难控制同时变化，而谁先 谁后又很难确定。 若A先于C变：101 若C先于A变：101 001 100 000 000

功能险象

例13

F1  D0 A  D1A

D0先变，A后变

A先变， D0后变

X

功能险象

由多个输入信号变化的先后引起的险象称之为功能险

象。

功能险象的判别

用卡诺图易于判别功能险象

F1  D0 A  D1A

设：D0D1A=011 110

结论：如果输入信号在初始组合的作用下的输出与最终组合的输出有 相同的值，但在变化过程中的输出值与此不同，则产生功能险象。

功能险象的消除

思考题：当电路中既 有逻辑险象又有功能 险象，如何处理？

加选通信号 （当D0D1A全部变化完成 后，ST=1，开门输出）

用滤波电容

例14 已知函数F(A,B,C,D)=Σm（2，6～9，12～15），试判断当输入变 量按自然二进制码的顺序变化时，是否存在功能险象。若存在，请用选 通脉冲法消除之，并画出用与非门实现它的逻辑电路图。

分析：“输入变量按自然二进制码的顺 序变化”的含意就是：0000→0001， 0001→0010，…，1110→1111， 1111→0000的变化。在这些变化过程 中，0011→1000，0111→1000，将产生 功能险象。

逻 辑 图

逻辑表达式：

F(A, B, C, D)  AC  BC  ACD  AC  BC  ACD