Q 三态门，OC 门的设计与仿真
1. 实验目的
a. 用逻辑图和VHDL 语言设计三态门，三态门的使能端对低电平有效。 b. 用逻辑图和VHDL 语言设计一个OC 门（集电极开路门）。
2. 实验内容的详细说明
2.1 三态门，又名三态缓冲器（Tri-State Buffer）
2.1.1 设计思想
先定义两个输入一个输出的实体，再定义结构体，当使能端输入为0时，将高阻态传给输出端；当使能端输入为1时，将输入端传给输出端。 2.1.2 实验原理 1）三态门逻辑图
三态门逻辑图
2）三态门真值表
2.1.3 VHDL 程序（详见附录1） 2.1.4 仿真结果
三态门仿真波形图
2.2 OC 门，又名集电极开路门（opndrn ）
2.2.1 设计思想
先定义一个输入一个输出的实体，再定义结构体，将当输入为0 时，输出为0，但输入为1时，输出为高阻态。 2.2.2 实验原理 1）OC 门逻辑图
OC 门逻辑图
2）OC 门真值表
2.2.3 VHDL 程序（详见附录2） 2.2.4 仿真结果
OC 门仿真波形图
3. 实验总结：
通过本次实验，我对三态门和OC 门的逻辑功能有进一步的了解，觉得三态门用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用，而OC 门则可以实现线与的功能。
4. 附录（VHDL 程序）
4.1 附录1 library IEEE;
use IEEE.std_logic_1164.all; entity tri_s is port(
enable,datain:in std_logic; dataout:out std_logic ); end tri_s;
architecture bhv of tri_s is begin
process (enable,datain) begin
if enable='1' then dataout
4.2 附录2 library IEEE;
use IEEE.std_logic_1164.all; entity oc is port(
datain:in std_logic;
dataout:out std_logic ); end oc;
architecture bhv of oc is begin process(datain) begin
if (datain='0') then dataout
Q 三态门，OC 门的设计与仿真
1. 实验目的
a. 用逻辑图和VHDL 语言设计三态门，三态门的使能端对低电平有效。 b. 用逻辑图和VHDL 语言设计一个OC 门（集电极开路门）。
2. 实验内容的详细说明
2.1 三态门，又名三态缓冲器（Tri-State Buffer）
2.1.1 设计思想
先定义两个输入一个输出的实体，再定义结构体，当使能端输入为0时，将高阻态传给输出端；当使能端输入为1时，将输入端传给输出端。 2.1.2 实验原理 1）三态门逻辑图
三态门逻辑图
2）三态门真值表
2.1.3 VHDL 程序（详见附录1） 2.1.4 仿真结果
三态门仿真波形图
2.2 OC 门，又名集电极开路门（opndrn ）
2.2.1 设计思想
先定义一个输入一个输出的实体，再定义结构体，将当输入为0 时，输出为0，但输入为1时，输出为高阻态。 2.2.2 实验原理 1）OC 门逻辑图
OC 门逻辑图
2）OC 门真值表
2.2.3 VHDL 程序（详见附录2） 2.2.4 仿真结果
OC 门仿真波形图
3. 实验总结：
通过本次实验，我对三态门和OC 门的逻辑功能有进一步的了解，觉得三态门用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用，而OC 门则可以实现线与的功能。
4. 附录（VHDL 程序）
4.1 附录1 library IEEE;
use IEEE.std_logic_1164.all; entity tri_s is port(
enable,datain:in std_logic; dataout:out std_logic ); end tri_s;
architecture bhv of tri_s is begin
process (enable,datain) begin
if enable='1' then dataout
4.2 附录2 library IEEE;
use IEEE.std_logic_1164.all; entity oc is port(
datain:in std_logic;
dataout:out std_logic ); end oc;
architecture bhv of oc is begin process(datain) begin
if (datain='0') then dataout